التصميم مقابل المخطط

يُعد نظام التحقق من التصميم مقابل المخطط ( LVS ) فئة من برامج التحقق من أتمتة التصميم الإلكتروني (EDA) التي تحدد ما إذا كان تصميم دائرة متكاملة معينة يتوافق مع المخطط الأصلي أو مخطط الدائرة للتصميم.

يضمن فحص قواعد التصميم (DRC) الناجح مطابقة التصميم للقواعد المصممة/المطلوبة لتصنيع خالٍ من العيوب. مع ذلك، لا يضمن هذا الفحص ما إذا كان التصميم يُمثل الدائرة المطلوبة فعلاً. وهنا يأتي دور فحص التحقق من صحة التصميم (LVS).

أُدركت الحاجة إلى مثل هذه البرامج في وقت مبكر نسبيًا من تاريخ الدوائر المتكاملة، وكُتبت برامج لإجراء هذه المقارنة في وقت مبكر من عام 1975. ^{[ 1 ]} عملت هذه البرامج المبكرة بشكل أساسي على مستوى تماثل الرسم البياني ، حيث تحققت مما إذا كان المخطط والتصميم متطابقين بالفعل. مع ظهور المنطق الرقمي، أصبح هذا الأمر مقيدًا للغاية، نظرًا لإمكانية تنفيذ الوظيفة نفسها تمامًا بطرق عديدة مختلفة (وغير متماثلة). لذلك، تم تعزيز التحقق من التكافؤ الافتراضي (LVS) بفحص التكافؤ الرسمي ، الذي يتحقق مما إذا كانت دائرتان تؤديان الوظيفة نفسها تمامًا دون اشتراط التماثل. ^{[ 2 ]}

يتعرف برنامج فحص LVS على الأشكال المرسومة للتصميم التي تمثل المكونات الكهربائية للدائرة، بالإضافة إلى التوصيلات بينها. ويقوم برنامج LVS بمقارنة قائمة التوصيلات هذه مع قائمة توصيلات مماثلة في مخطط الدائرة أو الرسم التخطيطي .

يتضمن فحص LVS اتباع الخطوات الثلاث التالية:

1. الاستخراج: يأخذ البرنامج ملف قاعدة بيانات يحتوي على جميع الطبقات المرسومة لتمثيل الدائرة أثناء التخطيط. ثم يُجري البرنامج عمليات منطقية متعددة تعتمد على المساحة لتحديد مكونات أشباه الموصلات المُمثلة في الرسم من خلال طبقات بنائها. تستخدم العمليات المنطقية القائمة على المساحة مساحات المضلعات كمدخلات وتُنتج مساحات مضلعات مُخرجة من هذه العمليات. تُستخدم هذه العمليات لتحديد طبقات التعرف على الأجهزة، وأطراف هذه الأجهزة، وموصلات الأسلاك، وهياكل التوصيلات الرأسية، ومواقع الدبابيس (المعروفة أيضًا بنقاط التوصيل الهرمية). يمكن إجراء قياسات مختلفة على الطبقات التي تُشكل الأجهزة، ويمكن ربط هذه القياسات بهذه الأجهزة. عادةً ما تُصنع الطبقات التي تُمثل الأسلاك "الجيدة" (الموصلات) من معادن وتُسمى كذلك. غالبًا ما تُسمى التوصيلات الرأسية بين هذه الطبقات بالتوصيلات الرأسية.
2. الاختزال: أثناء عملية الاختزال، يقوم البرنامج بدمج المكونات المستخرجة في تركيبات متسلسلة ومتوازية إن أمكن، ويُنشئ تمثيلاً لقائمة الشبكة لقاعدة بيانات التصميم. ويتم إجراء اختزال مماثل على قائمة شبكة المخطط "المصدر".
3. المقارنة: تتم مقارنة قائمة التوصيلات المستخرجة من التصميم بقائمة التوصيلات المأخوذة من مخطط الدائرة. إذا تطابقت القائمتان، فإن الدائرة تجتاز فحص LVS. عند هذه النقطة، يُقال إنها "نظيفة من حيث LVS". (رياضيًا، تتم مقارنة قائمتي التوصيلات في التصميم والمخطط بإجراء فحص تماثل الرسم البياني للتأكد من تكافؤهما).

في معظم الحالات، لن يجتاز التصميم اختبار التحقق من التصميم الافتراضي (LVS) من المرة الأولى، مما يستدعي من مهندس التصميم مراجعة تقارير برنامج LVS وإجراء التعديلات اللازمة على التصميم. تشمل الأخطاء الشائعة التي قد تُصادف أثناء اختبار LVS ما يلي:

1. قصر الدائرة: تم توصيل سلكين أو أكثر لا ينبغي توصيلهما ويجب فصلهما.
2. الفتح: الأسلاك أو المكونات التي يجب توصيلها تبقى متدلية أو موصلة جزئياً فقط. يجب توصيلها بشكل صحيح لإصلاح هذه المشكلة.
3. عدم تطابق المكونات: تم استخدام مكونات من نوع غير صحيح (على سبيل المثال، جهاز MOS ذو جهد عتبة منخفض بدلاً من جهاز MOS ذو جهد عتبة قياسي).
4. المكونات المفقودة: تم حذف أحد المكونات المتوقعة من التصميم.
5. عدم تطابق المعلمات: قد تحتوي مكونات قائمة الشبكة على خصائص. يمكن تهيئة أداة التحقق من صحة المخطط (LVS) لمقارنة هذه الخصائص بتفاوت مسموح به. إذا لم يتم استيفاء هذا التفاوت، فسيتم اعتبار عملية التحقق من صحة المخطط (LVS) بها خطأ في الخاصية. قد لا تكون المعلمة التي يتم فحصها مطابقة تمامًا، ولكنها قد تجتاز الاختبار إذا سمح تفاوت أداة التحقق من صحة المخطط (LVS) بذلك. (مثال: إذا كانت مقاومة أحد المقاومات في المخطط تساوي 1000 أوم، وكانت قائمة الشبكة المستخرجة تحتوي على مقاومة مطابقة تساوي 997 أوم، وتم ضبط التفاوت على 2%، فإن معلمة هذا الجهاز ستجتاز الاختبار لأن 997 تقع ضمن نطاق 2% من 1000 (997 هي 99.7% من 1000، وهو ما يقع ضمن نطاق 98% إلى 102% من هامش الخطأ المقبول ±2%).