ذراع كبير. صغير

تُعدّ بنية ARM big.LITTLE بنية حوسبة غير متجانسة طورتها شركة Arm Holdings ، تجمع بين نوى معالجة موفرة للطاقة وبطيئة نسبيًا ( LITTLE ) ونوى أخرى أكثر قوة واستهلاكًا للطاقة ( big ). والهدف من ذلك هو إنشاء معالج متعدد النوى قادر على التكيف بشكل أفضل مع احتياجات الحوسبة الديناميكية واستهلاك طاقة أقل من مجرد تغيير تردد الساعة . وتعد مواد التسويق الخاصة بشركة ARM بتوفير يصل إلى 75% من استهلاك الطاقة في بعض العمليات. ^{[ 1 ]} وتُستخدم بنية ARM big.LITTLE في الغالب لإنشاء نظام متكامل متعدد المعالجات على شريحة واحدة (MPSoC).

في أكتوبر 2011، أُعلن عن تقنية big.LITTLE بالتزامن مع معالج Cortex-A7 ، المصمم ليكون متوافقًا معماريًا مع معالج Cortex-A15 . ^{[ 2 ]} وفي أكتوبر 2012، أعلنت شركة ARM عن معالجي Cortex-A53 و Cortex-A57 ( ARMv8-A )، وهما متوافقان أيضًا، مما يسمح باستخدامهما في شريحة big.LITTLE. ^{[ 3 ]} ثم أعلنت ARM لاحقًا عن معالج Cortex-A12 في معرض Computex 2013 ، تلاه معالج Cortex-A17 في فبراير 2014. ويمكن أيضًا دمج كل من معالجي Cortex-A12 وCortex-A17 في تكوين big.LITTLE مع معالج Cortex-A7. ^{[ 4 ] [ 5 ]}

بالنسبة لمكتبة معينة من منطق CMOS ، يزداد استهلاك الطاقة الفعال مع زيادة عدد عمليات التبديل المنطقية في الثانية، بينما يزداد التسريب مع زيادة عدد الترانزستورات. عندما يكون معالج مركزي سريع جدًا يعمل خارج الترتيب في وضع الخمول بسرعات منخفضة للغاية، يمكن لمعالج مركزي ذي تسريب أقل بكثير (عدد أقل من الترانزستورات) أن يؤدي نفس العمل. على سبيل المثال، قد يستخدم ذاكرة تخزين مؤقت أصغر ، أو بنية دقيقة أبسط مثل إزالة تنفيذ التعليمات خارج الترتيب . تُعدّ تقنية big.LITTLE طريقةً لتحسين كلٍّ من كفاءة الطاقة والسرعة في النظام نفسه.

عمليًا، قد يكون نظام big.LITTLE غير مرن بشكلٍ مفاجئ. إحدى المشكلات تكمن في عدد وأنواع نطاقات الطاقة والتردد التي يوفرها النظام على شريحة واحدة (SoC)، والتي قد لا تتوافق مع ميزات إدارة الطاقة القياسية التي يوفرها نظام التشغيل. مشكلة أخرى هي أن وحدات المعالجة المركزية (CPU) لم تعد تتمتع بقدرات متكافئة، مما يجعل مطابقة مهمة البرنامج المناسبة مع وحدة المعالجة المركزية المناسبة أكثر صعوبة. يتم حل معظم هذه المشكلات من خلال جعل الإلكترونيات والبرمجيات أكثر مرونة.

توجد ثلاث طرق ^{[ 6 ]} لترتيب نوى المعالج المختلفة في تصميم big.LITTLE، وذلك اعتمادًا على تخطيط SoC الفعلي والمجدول المطبق في النواة . ^{[ 7 ]}

التبديل العنقودي

يُعدّ نموذج التجميع أول وأبسط تطبيق، حيث يُقسّم المعالج إلى مجموعات متساوية الحجم من النوى "الكبيرة" أو "الصغيرة". لا يستطيع مُجدوِل نظام التشغيل رؤية سوى مجموعة واحدة في كل مرة؛ فعندما يتغير الحمل على المعالج بأكمله بين منخفض وعالي، ينتقل النظام إلى المجموعة الأخرى. ثم تُمرّر جميع البيانات ذات الصلة عبر ذاكرة التخزين المؤقت L2 المشتركة ، ويتم إيقاف تشغيل مجموعة النوى النشطة وتنشيط المجموعة الأخرى. ويُستخدم في هذا النموذج اتصال متماسك لذاكرة التخزين المؤقت (CCI). وقد طُبّق هذا النموذج في معالج سامسونج إكسينوس 5 أوكتا (5410). ^{[ 8 ]}

مُبدِّل داخل النواة (ترحيل وحدة المعالجة المركزية)

تتضمن عملية ترحيل وحدة المعالجة المركزية عبر مُبدِّل النواة (IKS) إقران نواة "كبيرة" بنواة "صغيرة"، مع إمكانية وجود العديد من الأزواج المتطابقة في شريحة واحدة. يعمل كل زوج كنواة افتراضية ، ولا يتم تشغيل سوى نواة حقيقية واحدة (بكامل طاقتها) في أي وقت. تُستخدم النواة "الكبيرة" عندما يكون الطلب مرتفعًا، بينما تُستخدم النواة "الصغيرة" عندما يكون الطلب منخفضًا. عند تغير الطلب على النواة الافتراضية (بين مرتفع ومنخفض)، يتم تشغيل النواة الجديدة، ونقل حالة التشغيل ، وإيقاف النواة القديمة، ثم تستمر المعالجة على النواة الجديدة. يتم التبديل عبر إطار عمل cpufreq . تمت إضافة تطبيق كامل لـ big.LITTLE IKS في Linux 3.11. يُعد big.LITTLE IKS تحسينًا لعملية ترحيل المجموعات ( انظر قسم  التبديل المُجمَّع )، والفرق الرئيسي هو أن كل زوج يكون مرئيًا للمُجدوِل.

يتضمن الترتيب الأكثر تعقيدًا تجميعًا غير متماثل للنوى "الكبيرة" و"الصغيرة". قد تحتوي شريحة واحدة على نواة "كبيرة" واحدة أو اثنتين، والعديد من النوى "الصغيرة"، أو العكس. وقد ابتكرت شركة إنفيديا نظامًا مشابهًا لهذا باستخدام "النواة المرافقة" منخفضة الطاقة في نظام Tegra 3 المتكامل على شريحة واحدة .

المعالجة المتعددة غير المتجانسة (جدولة المهام العالمية)

يُعدّ نموذج المعالجة المتعددة غير المتجانسة (HMP) أقوى نماذج استخدام بنية big.LITTLE ، إذ يُتيح استخدام جميع النوى الفيزيائية في آنٍ واحد. في هذه الحالة، يُمكن تخصيص الخيوط ذات الأولوية العالية أو الكثافة الحسابية العالية للنوى "الكبيرة"، بينما تُنفّذ الخيوط ذات الأولوية الأقل أو الكثافة الحسابية الأقل، مثل مهام الخلفية، بواسطة النوى "الصغيرة". ^{[ 9 ]} كما لا يتطلب هذا النموذج تطابق عدد النوى "الكبيرة" و"الصغيرة".

تم تطبيق هذا النموذج في معالجات سامسونج إكسينوس بدءًا من سلسلة إكسينوس 5 أوكتا (5420، 5422، 5430)، ^{[ 10 ] [ 11 ]} ومعالجات أبل من سلسلة A بدءًا من أبل A11 . ^{[ 12 ]} مثال آخر هو معالج روكشيب RK3399 SoC سداسي النواة .

يُتيح هذا الترتيب المزدوج إمكانية التبديل بسلاسة تامة لنظام التشغيل باستخدام خاصية تغيير الجهد والتردد الديناميكي ( DVFS) الموجودة. سيُظهر دعم DVFS الموجود في نواة النظام (كما في لينكس) قائمةً بالترددات/الجهود، وسيُبدّل بينها حسب الحاجة، تمامًا كما هو الحال في الأجهزة الحالية. مع ذلك، ستُفعّل الفتحات ذات التردد المنخفض النواة "الصغيرة"، بينما ستُفعّل الفتحات ذات التردد العالي النواة "الكبيرة". هذا هو الحل الأولي الذي وفّره مُجدول وحدة المعالجة المركزية "deadline" في لينكس (لا يُخلط بينه وبين مُجدول الإدخال/الإخراج الذي يحمل الاسم نفسه) منذ عام ٢٠١٢. ^{[ ١٣ ]}cpufreq

بدلاً من ذلك، يمكن إتاحة جميع النوى لمُجدوِل النواة ، الذي سيُحدد مكان تنفيذ كل عملية/خيط. هذا ضروري في حالة النوى غير المزدوجة، ولكن يُمكن استخدامه أيضاً في حالة النوى المزدوجة. يُثير هذا الأمر تحديات فريدة لمُجدوِل النواة، الذي اعتاد، على الأقل مع الأجهزة الحديثة، على افتراض أن جميع النوى في نظام SMP متجانسة وليست غير متجانسة. تُعد إضافة " جدولة مُراعية للطاقة " (Energy Aware Scheduling) التي أُضيفت عام 2019 إلى نظام لينكس 5.0 مثالاً على مُجدوِل يُراعي النوى بشكل مختلف. ^{[ 14 ] [ 15 ]}

• تحكم أدق في أحمال العمل التي يتم نقلها بين النوى. ولأن المجدول ينقل المهام مباشرة بين النوى، يتم تقليل الحمل الزائد على النواة، وبالتالي يمكن زيادة توفير الطاقة .
• كما أن التنفيذ في المجدول يجعل قرارات التبديل أسرع من إطار عمل cpufreq المطبق في IKS.
• القدرة على دعم المجموعات غير المتماثلة بسهولة (على سبيل المثال مع 2 نواة Cortex-A15 و 4 نوى Cortex-A7).
• القدرة على استخدام جميع النوى في وقت واحد لتوفير إنتاجية أداء ذروة محسنة لنظام SoC مقارنة بنظام IKS.

في مايو 2017، أعلنت شركة ARM عن تقنية DynamIQ كخليفة لتقنية big.LITTLE. ^{[ 16 ]} من المتوقع أن تتيح DynamIQ مرونة وقابلية توسع أكبر عند تصميم المعالجات متعددة النوى. على عكس big.LITTLE، تزيد DynamIQ الحد الأقصى لعدد النوى في المجموعة إلى 8 نوى لمعالجات Armv8.2، و12 نواة لمعالجات Armv9، و14 نواة لمعالجات Armv9.2 ^{[ 17 ]} ، كما تسمح بتصميمات نوى متنوعة ضمن المجموعة الواحدة، وبحد أقصى 32 مجموعة. توفر هذه التقنية أيضًا تحكمًا أدق في جهد كل نواة على حدة، وسرعات أعلى لذاكرة التخزين المؤقت من المستوى الثاني (L2).

ومع ذلك، فإن DynamIQ غير متوافق مع تصميمات ARM السابقة، وهو مدعوم في البداية فقط بواسطة نوى وحدة المعالجة المركزية Cortex-A75 و Cortex-A55 وخلفائها.

• ديفيد زينمان (25 يناير 2013). "حالة عضوية big.LITTLE في 25 يناير 2013" . LWN.net . تم الاطلاع عليه بتاريخ 25 يناير 2013 .
• نيكولاس بيتر (15 فبراير 2012). "دعم لينكس لتقنية big.LITTLE على معالجات ARM" . LWN.net . تاريخ الاطلاع: 18 أكتوبر 2012 .
• بول ماكيني (12 يونيو 2012). "تحديث مُجدول big.LITTLE" . LWN.net . تم الاطلاع عليه بتاريخ 18 أكتوبر 2012 .
• جيك إيدج (5 سبتمبر 2012). "KS2012: ARM: تحديث big.LITTLE" . LWN.net . تاريخ الاسترجاع: 18 أكتوبر 2012 .
• جون ستوكس (20 أكتوبر 2011). "معالج ARM الجديد Cortex A7 مصمم خصيصًا للهواتف الذكية فائقة الأداء التي تعمل بنظام أندرويد" . آرس تكنيكا . تاريخ الاطلاع: 31 أكتوبر 2012 .
• أندرو كانينغهام (30 أكتوبر 2012). "معالجات ARM تدعم 64 بت بتصميمات جديدة لمعالجات Cortex-A53 وCortex-A57" . آرس تكنيكا . تاريخ الاطلاع: 31 أكتوبر 2012 .

• معالجة big.LITTLE
• معالجة big.LITTLE باستخدام ARM Cortex™-A15 و Cortex-A7 (ملف PDF) (شرح تقني كامل)