SPARC T3

المعالج الدقيق SPARC T3 (المعروف سابقًا باسم UltraSPARC T3 ، والاسم الرمزي Rainbow Falls ^{[ 1 ]} ، ويُشار إليه أيضًا باسم UltraSPARC KT أو Niagara-3 أثناء التطوير) هو وحدة معالجة مركزية متعددة الخيوط ومتعددة النوى ، من إنتاج شركة أوراكل (المعروفة سابقًا باسم صن مايكروسيستمز ). ^{[ 2 ] [ 3 ] [ 4 ]} تم إطلاقه رسميًا في 20 سبتمبر 2010، وهو عضو في عائلة SPARC وخليفة UltraSPARC T2 . ^{[ 5 ]}

بشكل عام، زادت إنتاجية النظام أحادي المقبس ومتعدد المقابس مع معالج T3 في الأنظمة، مما يوفر إنتاجية فائقة مع نصف متطلبات مقبس وحدة المعالجة المركزية مقارنةً بسابقه.

زادت الإنتاجية (معدل SPEC CINT2006) في منصة T3-1 أحادية المقبس ^{[ 6 ]} مقارنةً بمعالج T2+ السابق في منصة T5240 ثنائية المقبس. ^{[ 7 ]}

في ظل أحمال عمل محاكاة لخدمة الويب، أظهرت أنظمة SPARC T3 ثنائية المقابس أداءً أفضل من أنظمة UltraSPARC T2+ رباعية المقابس (الجيل السابق) (وكذلك الأنظمة المعاصرة المنافسة ثنائية ورباعية المقابس). ^{[ 8 ]}

نشرت مجلة "ذا ريجستر" المتخصصة في تكنولوجيا المعلومات على الإنترنت، في يونيو 2008، تقريرًا خاطئًا يفيد بأن المعالج الدقيق سيحتوي على 16 نواة، كل منها مزودة بـ 16 خيطًا. وفي سبتمبر 2009، نشرت المجلة خارطة طريق أوضحت أن كل نواة ستحتوي على 8 خيوط. ^{[ 9 ]} وخلال مؤتمر "هوت تشيبس 21"، كشفت شركة "صن" أن الشريحة تحتوي على 16 نواة و128 خيطًا. ^{[ 10 ] [ 11 ]} ووفقًا لعرضها التقديمي في مؤتمر ISSCC 2010:

يُمكّن معالج SPARC SoC ذو 16 نواة من تشغيل ما يصل إلى 512 خيطًا في نظام رباعي الاتجاهات بدون غراء لزيادة الإنتاجية إلى أقصى حد.  وتدعم ذاكرة التخزين المؤقت L2 بسعة 6 ميجابايت، وعرض نطاق ترددي يبلغ 461 جيجابايت/ثانية، ووحدة الإدخال/الإخراج SerDes ذات 308 طرفًا، بعرض نطاق ترددي يبلغ 2.4 تيرابت/ثانية، عرض النطاق الترددي المطلوب. كما تعمل ستة نطاقات تردد وأربعة نطاقات جهد، بالإضافة إلى تقنيات إدارة الطاقة والدوائر، على تحسين الأداء واستهلاك الطاقة والتباين والموازنة بين الإنتاجية على شريحة بمساحة 377 ^مم² . ^{[ 12 ]}

تم تأكيد دعم UltraSPARC T3 في 16 يوليو 2010، عندما لاحظ ARCBot على تويتر PSARC/2010/274 غير المنشور، والذي كشف عن تضمين قيمة "-xtarget" جديدة لـ UltraSPARC T3 في OpenSolaris . ^{[ 13 ]}

During Oracle OpenWorld in San Francisco on September 20, 2010, the processor was officially launched as the "SPARC T3" (dropping the "Ultra" prefix in its name), accompanied by new systems and new reported benchmarks claiming world-record performance.^[4] Varied real-world application benchmarks were released, accompanied by full system disclosures.^[14][15][16] Internationally recognized SPEC benchmarks were also released, along with full system disclosures.^[17][18] Oracle disclosed that SPARC T3 was built with a 40 nm process.^[19]

SPARC T3 features include:^[19]

• 8 or 16 CPU cores
• 8 hardware threads per core
• 6 MB Level 2 cache
• 2 embedded coherency controllers
• 6 coherence links
• 14 unidirectional lanes per coherence link
• SMP to 4 sockets without glue circuitry
• 4 DDR3 SDRAM memory channels
• Embedded PCI Express I/O interfaces
• Security co-processor on each core. Supports DES, 3DES, AES, RC4, SHA-1, SHA-256/384/512, Kasumi, Galois Field, MD5, RSA with a key length up to 2048 bits, ECC, and CRC.
• Hardware random number generator
• 2 embedded 1GigE/10GigE interfaces
• 2.4 Tbit/s aggregate throughput per socket

With the release of the SPARC T3 chip, the new brand of Oracle SPARC T-series servers was introduced to the market, effectively replacing CMT (UltraSPARC T2/T2 Plus) machines from the previous SPARC Enterprise product line. Fewer physical products from the former server line were refreshed with the T3 chip, reducing the total number of servers respectively to four:^[20]

• One Socket SPARC T3-1 2U Rack Server^[21]
• One Socket SPARC T3-1B Blade Server^[22]
• Two Socket SPARC T3-2 Server ^[23]
• Four Socket SPARC T3-4 Server ^[24]

Like the prior T1, T2, and T2+ processors, the T3 supports Hyper-Privileged execution mode. The T3 supports up to 128 Oracle VM Server for SPARC domains (a feature formerly known as Logical Domains).^[24]

The SPARC T3 processor is effectively two T2+ processors on a single die.^[25] The T3 has:

• Double the cores (16) of a T2 or T2+
• Double the 10Gig Ethernet ports (2) over a T2+
• Double the crypto accelerator cores (16) over a T2 or T2+
• Crypto engines support more algorithms than the T2 or T2+ including: DES, Triple DES, AES, RC4, SHA-1, SHA256/384/512, Kasumi, Galois Field, MD5, RSA to 2048 key, ECC, CRC-32^[19]
• Over 1.9x Cryptography Performance Throughput Increase^[26]
• Faster DDR3 RAM interface over the T2 or T2+ DDR2 interface
• Double the throughput^[21]
• Double the memory capacity^[21]
• Quadruple the I/O throughput^[21]
• Two PCIe 2.0 eight lane interfaces vs one PCIe former generation eight lane interface^[25]

• UltraSPARC T1– The predecessor to T2, also Sun's first chip-multithreaded CPU
• SPARC T4