عملية 7 نانومتر

This article may be too technical for most readers to understand. Please help improve it to make it understandable to non-experts, without removing the technical details. (January 2020) (Learn how and when to remove this message)

Semiconductor device fabrication
MOSFET scaling (process nodes)
020 μm – 1968 010 μm – 1971 006 μm – 1974 003 μm – 1977  1.5 μm – 1981 001 μm – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 028 nm – 2010 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020 003 nm – 2022
Future 002 nm ~ 2025
Half-nodes Density CMOS Device (multi-gate) Moore's law Transistor count Semiconductor Industry Nanoelectronics
v t e

This article may rely excessively on sources too closely associated with the subject, potentially preventing the article from being verifiable and neutral. Please help improve it by replacing them with more appropriate citations to reliable, independent, third-party sources. (September 2024) (Learn how and when to remove this message)

في تصنيع أشباه الموصلات ، تعد عملية "7 نانومتر" مصطلحًا لعقدة تكنولوجيا MOSFET التي تتبع عقدة "10 نانومتر" ، والتي تم تحديدها بواسطة خريطة الطريق الدولية للأجهزة والأنظمة (IRDS)، والتي سبقتها خريطة الطريق التكنولوجية الدولية لأشباه الموصلات (ITRS). وهي تعتمد على تقنية FinFET (ترانزستور تأثير المجال الزعنفي)، وهو نوع من تقنية MOSFET متعددة البوابات .

اعتبارًا من عام 2021، يقدم معيار IRDS Lithography جدولًا لأبعاد عقدة "7 نانومتر"، ^[1] مع الأمثلة الموضحة أدناه:

القيمة المحسوبة	ن م
الحد الأدنى لنصف الملعب (DRAM، MPU metal)	18
الحد الأدنى لنصف درجة الصوت (Flash، MPU fin، LGAA)	15
الحد الأدنى المطلوب من التراكب (OL) (DRAM، Flash، MPU)	3.6
ملعب البوابة	54
طول البوابة	20

معيار IRDS Lithography لعام 2021 هو وثيقة بأثر رجعي، حيث كان أول إنتاج بكميات كبيرة لعملية تحمل علامة "7 نانومتر" في عام 2016 مع إنتاج شركة Taiwan Semiconductor Manufacturing Company ( TSMC ) لرقائق ذاكرة SRAM بسعة 256 ميجابت باستخدام عملية "7 نانومتر " تسمى N7. ^{[2] بدأت} شركة Samsung الإنتاج الضخم لأجهزتها ذات عملية "7 نانومتر" (7LPP) في عام 2018. ^[3] كانت لهذه العقد العملية نفس كثافة الترانزستور التقريبية مثل عقدة " 10 نانومتر Enhanced Superfin " من Intel ، والتي تمت إعادة تسميتها لاحقًا باسم "Intel 7." ^[4]

منذ عام 1997 على الأقل، لم يشير مقياس طول عقدة العملية إلى أي بُعد معين في الدوائر المتكاملة، مثل طول البوابة أو ميل المعدن أو ميل البوابة، حيث لم تعد عمليات الطباعة الحجرية الجديدة تقلص بشكل موحد جميع الميزات على الشريحة. بحلول أواخر العقد الأول من القرن الحادي والعشرين، أصبح مقياس الطول اسمًا تجاريًا ^[5] يشير إلى جيل جديد من تقنيات العمليات، دون أي علاقة بالخصائص الفيزيائية. ^{[6] [7] [8]} لم يكن لدى معايير ITRS وIRDS السابقة إرشادات كافية بشأن اتفاقيات تسمية عقدة العملية لمعالجة الأبعاد المتباينة على نطاق واسع على الشريحة، مما أدى إلى تباعد بين كيفية قيام المصانع بوضع علامة تجارية على الطباعة الحجرية الخاصة بها والأبعاد الفعلية التي حققتها عقد العملية الخاصة بها.

تم الإعلان عن أول معالج رئيسي للهواتف المحمولة بتقنية "7 نانومتر" مخصص للاستخدام في السوق الشامل، وهو Apple A12 Bionic ، في حدث Apple في سبتمبر 2018. [ ^9] على الرغم من أن شركة Huawei أعلنت عن معالجها "7 نانومتر" الخاص بها قبل Apple A12 Bionic، Kirin 980 في 31 أغسطس 2018، فقد تم إصدار Apple A12 Bionic للاستخدام العام في السوق الشامل للمستهلكين قبل Kirin 980. تم تصنيع كلتا الرقاقتين بواسطة TSMC. ^[10]

في عام 2019، ^[11] أصدرت AMD معالجاتها " Rome " (EPYC 2) للخوادم ومراكز البيانات، والتي تعتمد على  عقدة N7 من TSMC ^[12] وتتميز بما يصل إلى 64 نواة و128 خيطًا. كما أصدرت أيضًا معالجات سطح المكتب الاستهلاكية " Matisse " بما يصل إلى 16 نواة و32 خيطًا. ومع ذلك، فإن قالب الإدخال/الإخراج على وحدة Rome متعددة الرقائق (MCM) مصنوع باستخدام عملية GlobalFoundries 14nm (14HP)، بينما يستخدم قالب الإدخال/الإخراج Matisse عملية GlobalFoundries "12nm" (12LP+). تعتمد سلسلة Radeon RX 5000 أيضًا على عملية N7 من TSMC.

This section is in list format but may read better as prose. You can help by converting this section, if appropriate. Editing help is available. (November 2021)

في أوائل العقد الأول من القرن الحادي والعشرين، بدأ الباحثون في عرض ترانزستورات MOSFET بمستوى 7 نانومتر ، حيث نجح فريق IBM الذي يضم بروس دوريس وعمر دوكوماسي ومايكي ليونج وآندا موكوتا في تصنيع ترانزستور MOSFET بمستوى 6 نانومتر من السيليكون على العازل (SOI). ^{[13] [14]} بعد فترة وجيزة، في عام 2003، تقدم باحثا NEC هيتوشي واكاباياشي وشيجيهارو ياماغامي إلى أبعد من ذلك من خلال تصنيع ترانزستور MOSFET بمستوى 5 نانومتر. ^{[15] [16]}

في يوليو 2015، أعلنت شركة IBM أنها قامت ببناء أول ترانزستورات وظيفية بتقنية "7 نانومتر"، باستخدام عملية السيليكون والجرمانيوم . ^{[17] [18] [19] [20]} مع مزيد من التطوير في فبراير 2017، أنتجت شركة TSMC خلايا ذاكرة SRAM بسعة 256 ميجابت في عملية "7 نانومتر"، بمساحة خلية تبلغ 0.027 ميكرومتر مربع ، ^[21] مما يعطي حجم ميزة مربع أدنى: ${\displaystyle F^{2}={\cfrac {0.027nn^{2}}{(0.07nn)^{2}}}=550}$

التراكم في حجم بدء إنتاج TSMC 7nm هذا في عام 2018. ^[2]

This article is in list format but may read better as prose. You can help by converting this article, if appropriate. Editing help is available. (February 2024)

في عام 2015، توقعت شركة إنتل أنه في عقدة 7 نانومتر، سيتعين استخدام أشباه الموصلات III-V في الترانزستورات، مما يشير إلى التحول بعيدًا عن السيليكون. ^[22]

في أبريل 2016، أعلنت شركة TSMC أن الإنتاج التجريبي بتقنية "7nm" سيبدأ في النصف الأول من عام 2017. ^[23] في أبريل 2017، بدأت شركة TSMC في إنتاج رقائق ذاكرة SRAM بسعة 256 ميجابت باستخدام عملية "7nm" (N7FF+)، ^[2] مع الطباعة فوق البنفسجية الشديدة (EUV). ^[24] كانت خطط إنتاج "7nm" لشركة TSMC، اعتبارًا من أوائل عام 2017، ^{هي استخدام الطباعة فوق البنفسجية العميقة (DUV) في البداية على عقدة العملية هذه (N7FF)، والانتقال} من المخاطر إلى التصنيع التجاري بكميات كبيرة من الربع الثاني من عام 2017 إلى الربع الثاني من عام 2018. كما تم التخطيط لإنتاج الجيل اللاحق من "7nm" (N7FF+) ^{[ يحتاج إلى تحديث ]} لاستخدام أنماط متعددة لـ EUV والحصول على انتقال تقديري من المخاطر إلى التصنيع بكميات كبيرة بين عامي 2018 و2019. ^[25]

في سبتمبر 2016، أعلنت شركة GlobalFoundries عن الإنتاج التجريبي في النصف الثاني من عام 2017 والإنتاج المحفوف بالمخاطر في أوائل عام 2018، مع تشغيل الرقائق الاختبارية بالفعل. ^[26]

في فبراير 2017، أعلنت شركة إنتل عن مصنع Fab 42 في تشاندلر، أريزونا ، والذي كان من المتوقع وفقًا للبيانات الصحفية في ذلك الوقت ^{[ بحاجة لتحديث ]} لإنتاج معالجات دقيقة باستخدام عملية تصنيع "7 نانومتر" (إنتل 4 ^[27] ). ^[28] لم تنشر الشركة في ذلك الوقت أي قيم متوقعة لأطوال الميزات في عقدة العملية هذه. ^{[ بحاجة لتحديث ]}

في أبريل 2018، أعلنت شركة TSMC عن الإنتاج الضخم لشرائح "7nm" (CLN7FF، N7). وفي يونيو 2018، أعلنت الشركة عن زيادة الإنتاج الضخم. ^[3]

في مايو 2018، أعلنت شركة سامسونج عن إنتاج رقائق "7nm" (7LPP) هذا العام. تعد شركة ASML Holding NV المورد الرئيسي لآلات الطباعة الحجرية EUV. ^[29]

في أغسطس 2018، أعلنت شركة GlobalFoundries أنها توقفت عن تطوير رقائق "7 نانومتر"، مستشهدة بالتكلفة. ^[30]

في 28 أكتوبر 2018، أعلنت شركة سامسونج أن عملية الجيل الثاني "7nm" (7LPP) قد دخلت مرحلة الإنتاج المحفوف بالمخاطر وكان من المتوقع في ذلك الوقت أن تدخل مرحلة الإنتاج الضخم بحلول عام 2019. ^{[ بحاجة لتحديث ]}

في 17 يناير 2019، في مكالمة أرباح الربع الرابع من عام 2018، ذكرت شركة TSMC أن العملاء المختلفين سيكون لديهم "نكهات مختلفة" من الجيل الثاني "7nm". ^{[31] [ بحاجة لتحديث ]}

في 16 أبريل 2019، أعلنت شركة TSMC عن عملية "6 نانومتر" الخاصة بها والتي تسمى (CLN6FF، N6)، والتي كان من المتوقع في ذلك الوقت، وفقًا لبيان صحفي صدر في 16 أبريل 2019، أن تكون متاحة في المنتجات الجماعية اعتبارًا من عام 2021. ^{[32] [ بحاجة لتحديث ]} كان من المتوقع في ذلك الوقت أن تستخدم N6 تقنية EUVL في ما يصل إلى 5 طبقات، مقارنة بما يصل إلى 4 طبقات في عملية N7+ الخاصة بها. ^[33]

في 28 يوليو 2019، أعلنت شركة TSMC عن عملية "7nm" من الجيل الثاني المسماة N7P، والتي كان من المتوقع أن تكون مبنية على DUV مثل عملية N7. ^[34] نظرًا لأن N7P كانت متوافقة تمامًا مع IP مع "7nm" الأصلية، بينما لم تكن N7+ (التي تستخدم EUV)، كان من المفترض أن تكون N7+ (التي تم الإعلان عنها سابقًا باسم "7nm+") عملية منفصلة عن "7nm". كان من المقرر في ذلك الوقت إطلاق N6 ("6nm")، وهي عملية أخرى تعتمد على EUV، في وقت لاحق حتى من عملية "5nm" (N5) الخاصة بشركة TSMC، مع التوافق IP مع N7. في مكالمة أرباح الربع الأول من عام 2019، كررت شركة TSMC بيانها للربع الرابع من عام 2018 ^[31] بأن N7+ كان من المتوقع في ذلك الوقت أن تولد أقل من مليار دولار تايواني في الإيرادات في عام 2019. ^{[35] [ بحاجة لتحديث ]}

في 5 أكتوبر 2019، أعلنت AMD عن خارطة طريق EPYC الخاصة بها ، والتي تضم شرائح Milan المبنية باستخدام عملية N7+ من TSMC. ^{[36] [ يحتاج إلى تحديث ]}

في 7 أكتوبر 2019، أعلنت شركة TSMC أنها بدأت في تسليم منتجات N7+ إلى السوق بكميات كبيرة. ^{[37] [ بحاجة لتحديث ]}

في 26 يوليو 2021، أعلنت إنتل عن خارطة طريق التصنيع الجديدة الخاصة بها، وأعادت تسمية جميع عقد العمليات المستقبلية الخاصة بها. ^[27] ومن الآن فصاعدًا، ستُعرف تقنية "10nm" Enhanced SuperFin (10ESF) من إنتل، والتي كانت تعادل تقريبًا عملية N7 من TSMC، باسم "إنتل 7"، بينما ستُسمى عملية "7nm" السابقة "إنتل 4". ^{[27] [38]} ونتيجة لذلك، كان من المقرر في ذلك الوقت أن تبدأ معالجات إنتل الأولى المستندة إلى إنتل 7 في الشحن بحلول النصف الثاني من عام 2022، ^{[ بحاجة لتحديث ]} بينما أعلنت إنتل في وقت سابق أنها تخطط لإطلاق معالجات "7nm" في عام 2023. ^{[39] [ بحاجة لتحديث ]}

في يونيو 2018، أعلنت AMD عن إطلاق وحدات معالجة الرسوميات Radeon Instinct 7nm في النصف الثاني من عام 2018. ^[40] في أغسطس 2018، أكدت الشركة إطلاق وحدات معالجة الرسوميات. ^[41]

في 21 أغسطس 2018، أعلنت شركة هواوي عن معالجها HiSilicon Kirin 980 SoC الذي سيتم استخدامه في هاتفي Huawei Mate 20 وMate 20 Pro المصنوعين باستخدام عملية 7nm (N7) من شركة TSMC. ^{[ بحاجة لتحديث ]}

في 12 سبتمبر 2018، أعلنت شركة أبل عن شريحة A12 Bionic المستخدمة في iPhone XS و iPhone XR المصنوعة باستخدام عملية 7nm (N7) من شركة TSMC. أصبح معالج A12 أول شريحة 7nm للاستخدام في السوق الشامل حيث تم إصداره قبل Huawei Mate 20. ^{[42] [43]} في 30 أكتوبر 2018، أعلنت شركة أبل عن شريحة A12X Bionic المستخدمة في iPad Pro المصنوعة باستخدام عملية 7nm (N7) من شركة TSMC. ^[44]

في 4 ديسمبر 2018، أعلنت شركة كوالكوم عن معالجيها Snapdragon 855 و8cx المصنوعين باستخدام عملية 7nm (N7) من شركة TSMC. ^[45] وكان أول منتج ضخم يضم Snapdragon 855 هو Lenovo Z5 Pro GT، والذي تم الإعلان عنه في 18 ديسمبر 2018. ^[46]

في 29 مايو 2019، أعلنت شركة MediaTek عن نظامها 5G SoC الذي تم تصنيعه باستخدام عملية TSMC 7nm. ^[47]

في 7 يوليو 2019، أطلقت AMD رسميًا سلسلة وحدات المعالجة المركزية Ryzen 3000، استنادًا إلى عملية TSMC 7nm والهندسة المعمارية الدقيقة Zen 2 .

في 6 أغسطس 2019، أعلنت شركة سامسونج عن معالجها Exynos 9825، وهو أول معالج تم تصنيعه باستخدام عملية 7LPP الخاصة بها. يُعد Exynos 9825 أول معالج يتم تصنيعه في السوق الشامل باستخدام EUVL . ^[48]

في 6 سبتمبر 2019، أعلنت شركة هواوي عن معالجاتها HiSilicon Kirin 990 4G & 990 5G ، والتي تم تصنيعها باستخدام عمليات N7 وN7+ من شركة TSMC. ^[49]

في 10 سبتمبر 2019، أعلنت شركة Apple عن شريحة A13 Bionic المستخدمة في iPhone 11 و iPhone 11 Pro والتي تم تصنيعها باستخدام عملية N7P من الجيل الثاني من TSMC. ^[50]

شكلت تصنيع 7 نانومتر (عقد N7) 36% من إيرادات TSMC في الربع الثاني من عام 2020. ^[51]

في 17 أغسطس 2020، أعلنت شركة IBM عن معالجها Power10 . ^[50]

في 26 يوليو 2021، أعلنت شركة إنتل أن معالجاتها Alder Lake سيتم تصنيعها باستخدام عملية "Intel 7" التي أعيدت تسميتها حديثًا، والمعروفة سابقًا باسم "10nm Enhanced SuperFin". ^[27] كان من المتوقع في ذلك الوقت بناءً على البيانات الصحفية أن يتم إطلاق هذه المعالجات في النصف الثاني من عام 2021. ^{[ بحاجة لتحديث ]} أكدت الشركة في وقت سابق عائلة معالجات دقيقة 7 نانومتر، تسمى الآن "Intel 4"، ^[27] تسمى Meteor Lake سيتم إطلاقها في عام 2023. ^{[52] [53] [ بحاجة لتحديث ]}

من المتوقع أن تستخدم عقدة الصب "7nm" أيًا من أو مجموعة من تقنيات النمذجة التالية: تقسيم النغمة ، والنمذجة ذاتية المحاذاة ، والطباعة الحجرية EUV . تحمل كل من هذه التقنيات تحديات كبيرة في التحكم في الأبعاد الحرجة (CD) بالإضافة إلى وضع الأنماط، وكلها تنطوي على ميزات مجاورة.

تتضمن عملية تقسيم النغمة تقسيم الميزات القريبة جدًا من بعضها البعض على أقنعة مختلفة، والتي يتم عرضها على التوالي، تليها معالجة الحفر الحجري. وبسبب استخدام تعرضات مختلفة، هناك دائمًا خطر حدوث خطأ في التراكب بين التعريضين، بالإضافة إلى أقراص مضغوطة مختلفة ناتجة عن التعرضات المختلفة.

تتضمن أنماط الفاصل ترسيب طبقة على ميزات مسبقة النقش، ثم الحفر مرة أخرى لتشكيل فواصل على الجدران الجانبية لتلك الميزات، يشار إليها باسم الميزات الأساسية. بعد إزالة الميزات الأساسية، تُستخدم الفواصل كقناع حفر لتحديد الخنادق في الطبقة الأساسية. في حين أن التحكم في CD الفاصل ممتاز بشكل عام، فقد يقع CD الخندق في واحدة من مجموعتين، بسبب احتمالية وجوده حيث توجد ميزة أساسية أو في الفجوة المتبقية. يُعرف هذا باسم "المشي في الملعب". ^[54] بشكل عام، الملعب = CD الأساسي + CD الفجوة + 2 * CD الفاصل، لكن هذا لا يضمن CD الأساسي = CD الفجوة. بالنسبة لميزات FEOL مثل عزل البوابة أو المنطقة النشطة (مثل الزعانف)، فإن CD الخندق ليس بالغ الأهمية مثل CD المحدد بواسطة الفاصل، وفي هذه الحالة، يكون نمط الفاصل هو في الواقع نهج النمط المفضل.

عند استخدام النمط الرباعي المصطف ذاتيًا (SAQP)، يتم استخدام فاصل ثانٍ ليحل محل الأول. في هذه الحالة، يتم استبدال CD الأساسي بـ CD الأساسي - 2* CD الفاصل الثاني، ويتم استبدال CD الفجوة بـ CD الفجوة - 2* CD الفاصل الثاني. وبالتالي، يتم تحديد بعض أبعاد الميزة بدقة بواسطة CD الفاصل الثاني، بينما يتم تحديد أبعاد الميزة المتبقية بواسطة CD الأساسي، ودرجة الصوت الأساسية، وCD الفاصل الأول والثاني. يتم تحديد CD الأساسي ودرجة الصوت الأساسية بواسطة الطباعة الحجرية التقليدية، بينما CD الفاصل مستقلة عن الطباعة الحجرية. ومن المتوقع في الواقع أن يكون لهذا تباين أقل من تقسيم درجة الصوت، حيث يحدد التعريض الإضافي CD الخاص به، سواء بشكل مباشر أو من خلال التراكب.

تتطلب الخطوط المحددة بواسطة فاصل أيضًا قطعًا. قد تتحرك نقاط القطع عند التعرض، مما يؤدي إلى تشوه نهايات الخطوط أو تطفلها على الخطوط المجاورة.

تم تنفيذ تقنية الحفر الليثو-الحفر الليثو-الحفر الليثو-الحفر ذاتي المحاذاة (SALELE) لأنماط BEOL "7nm". ^[55]

إن الطباعة فوق البنفسجية المتطرفة (المعروفة أيضًا باسم EUV أو EUVL ) قادرة على حل السمات التي تقل عن 20 نانومترًا بأسلوب الطباعة الحجرية التقليدي. ومع ذلك، فإن الطبيعة العاكسة ثلاثية الأبعاد لقناع EUV تؤدي إلى تشوهات جديدة في التصوير. أحد الإزعاجات الخاصة هو تأثير الشريطين، حيث لا تركز زوج من السمات المتطابقة على شكل شريط بشكل متطابق. تكون إحدى السمات في الأساس في "ظل" الأخرى. وبالتالي، فإن الميزتين لهما عمومًا أقراص مضغوطة مختلفة تتغير من خلال التركيز، كما أن هذه الميزات تغير أيضًا موضعها من خلال التركيز. ^{[56] [57] [58]} قد يكون هذا التأثير مشابهًا لما قد يواجهه تقسيم النغمة. هناك مشكلة ذات صلة وهي اختلاف أفضل تركيز بين ميزات النغمات المختلفة. ^[59]

كما تعاني تقنية EUV من مشكلات تتعلق بطباعة جميع الميزات بشكل موثوق في عدد كبير من السكان؛ فقد تكون بعض جهات الاتصال مفقودة تمامًا أو خطوط متصلة. تُعرف هذه باسم أعطال الطباعة العشوائية. [ ^{60] [61]} مستوى العيب في حدود 1K/mm ^{2. [62]}

من الصعب التحكم في الفجوة بين الأطراف في EUV، ويرجع ذلك إلى حد كبير إلى قيد الإضاءة. ^[63] يفضل وجود تعرضات منفصلة لخطوط القطع.

تم استخدام أقنعة تحول الطور المخففة في الإنتاج لعقدة 90 نانومتر للحصول على نوافذ تركيز كافية لاتصالات ذات درجة تعسفية مع طول موجة ليزر ArF (193 نانومتر)، ^{[64] [65]} في حين أن تحسين الدقة هذا غير متاح لـ EUV. ^{[66] [67]}

في مؤتمر EUV Lithography لعام 2021 الذي نظمته SPIE ، أفاد أحد عملاء TSMC أن إنتاجية اتصال EUV كانت مماثلة لإنتاجية الانغماس المتعدد الأنماط. ^[68]

وبسبب هذه التحديات، يفرض "7nm" صعوبة غير مسبوقة في التصميم في نهاية الخط (BEOL). استخدمت العقدة السابقة عالية الحجم وطويلة العمر (Samsung "10nm"، TSMC "16nm") تقسيم النغمة لطبقات المعدن ذات النغمة الأكثر إحكامًا. ^{[69] [70] [71]}

عملية	الغمر (≥ 275 WPH) [72]	EUV (1500 رقاقة / يوم) [73]
طبقة ذات نمط واحد : يوم واحد من الإنجاز عن طريق الغمر	6000 رقاقة/يوم	1500 رقاقة/يوم
طبقة ذات نمط مزدوج : يتم الانتهاء منها في يومين عن طريق الغمر	6000 رقاقة/يومين	3000 رقاقة/يومين
طبقة ثلاثية الأنماط: 3 أيام من الإنجاز بالغمر	6000 رقاقة/3 أيام	4500 رقاقة/3 أيام
طبقة ذات نمط رباعي : 4 أيام من الإكمال بالغمر	6000 رقاقة/4 أيام	6000 رقاقة/4 أيام

نظرًا لأن أدوات الغمر أصبحت أسرع حاليًا، لا يزال التعدد في الأنماط مستخدمًا في معظم الطبقات. في الطبقات التي تتطلب الغمر الرباعي في الأنماط، تكون الإنتاجية في إكمال الطبقة بواسطة EUV مماثلة. في الطبقات الأخرى، سيكون الغمر أكثر إنتاجية في إكمال الطبقة حتى مع التعدد في الأنماط.

تتضمن عملية تشكيل المعادن "7nm" التي تمارسها شركة TSMC حاليًا خطوط تشكيل مزدوجة ذاتية المحاذاة (SADP) مع إدخال قطع داخل خلية على قناع منفصل حسب الحاجة لتقليل ارتفاع الخلية. ^[74] ومع ذلك، يتم استخدام نمط رباعي ذاتي المحاذاة (SAQP) لتشكيل الزعنفة، وهو العامل الأكثر أهمية للأداء. ^[75] تسمح عمليات فحص قواعد التصميم أيضًا بتجنب التشكيل المتعدد، وتوفر خلوصًا كافيًا للقطع بحيث لا يلزم سوى قناع قطع واحد. ^[75]

This section's factual accuracy is disputed. Relevant discussion may be found on the talk page. Please help to ensure that disputed statements are reliably sourced. (September 2023) (Learn how and when to remove this message)

إن تسمية عقد العمليات بواسطة 4 مصنعين مختلفين (TSMC وSamsung و SMIC وIntel) مدفوعة جزئيًا بالتسويق ولا ترتبط بشكل مباشر بأي مسافة قابلة للقياس على الشريحة - على سبيل المثال، كانت عقدة "7nm" الخاصة بشركة TSMC مماثلة سابقًا في بعض الأبعاد الرئيسية لعقدة "10nm" المخطط لها من Intel، قبل أن تطلق Intel المزيد من التكرارات، والتي بلغت ذروتها في "10nm Enhanced SuperFin"، والتي تمت إعادة تسميتها لاحقًا إلى "Intel 7" لأسباب تسويقية. ^{[76] [77]}

نظرًا لأن تنفيذ EUV عند "7nm" لا يزال محدودًا، فإن التعدد في الأنماط لا يزال يلعب دورًا مهمًا في التكلفة والعائد؛ يضيف EUV اعتبارات إضافية. لا يزال الدقة لمعظم الطبقات الحرجة تتحدد من خلال الأنماط المتعددة. على سبيل المثال، بالنسبة لـ "7nm" من Samsung، حتى مع طبقات الخطوة 36nm ذات النمط الواحد EUV، فإن طبقات الخطوة 44nm ستظل ذات نمط رباعي. ^[78]

عقد عملية 7nm وعروض العملية

	سامسونج		شركة تايوان لصناعة الرقائق				إنتل	شركة سميك
اسم العملية	7LPP [79] [80]	6LPP [81]	ن7 [82]	ن7ب[34]	ن7+ [83]	ن6	Intel 7 [27] [ متنازع عليه – ناقش ] (10nm) [84]	ن+1 (>7 نانومتر)	ن+2 (7 نانومتر)	7 نانومتر الأشعة فوق البنفسجية
كثافة الترانزستور (MTr/ mm2 )	95.08–100.59 [85] [86]	112.79	91.2–96.5 [87] [88]		113.9 [87]	114.2 [32]	100.76–106.1 [89] [90] 60.41 [91]	89 [92]	113.6 [93]	مجهول
حجم خلية البت SRAM	0.0262 ميكرومتر 2 [94]	مجهول	0.027 ميكرومتر 2 [94]		مجهول	مجهول	0.0312 ميكرومتر 2	مجهول	مجهول	مجهول
خطوة بوابة الترانزستور	54 نانومتر	مجهول	57 نانومتر				54 نانومتر	66 نانومتر	63 نانومتر	مجهول
درجة زعنفة الترانزستور	27 نانومتر	مجهول	غير متاح		مجهول	مجهول	34 نانومتر	مجهول	مجهول	مجهول
ارتفاع زعنفة الترانزستور	مجهول	مجهول	غير متاح		مجهول	مجهول	53 نانومتر	مجهول	مجهول	مجهول
الحد الأدنى (المعدن)	46 نانومتر	مجهول	40 نانومتر				40 نانومتر [95]	44 نانومتر	42 نانومتر	مجهول
تنفيذ EUV	36 نانومتر من المعدن؛ [78] 20% من إجمالي مجموعة الطبقات	مجهول	لا يوجد، تم استخدام نمط رباعي محاذاة ذاتيًا ( SAQP ) بدلاً من ذلك		4 طبقات	5 طبقات	لا يوجد. اعتمد على SAQP بشكل كبير	لا أحد	لا أحد	نعم (بعد N+2)
إخراج رقاقة محدودة بـ EUV	1500 رقاقة/يوم [73]	مجهول	غير متاح		~ 1000 رقاقة/يوم [96]	مجهول	غير متاح	مجهول	مجهول	مجهول
التعدد في الأنماط (≥ 2 قناع على طبقة)	زعانف بوابة الفتحات (مزدوجة النمط) [97] المعدن 1 (ثلاثي النمط) [97] معدن بملعب 44 نانومتر (رباعي النمط) [78]	مجهول	جهات اتصال/فتحات بوابة الزعانف (مربعة الأنماط) [98] أدنى 10 طبقات معدنية		نفس N7، مع تخفيض على 4 طبقات EUV	نفس N7، مع تخفيض على 5 طبقات EUV		التعدد في الأنماط باستخدام DUV	التعدد في الأنماط باستخدام DUV	مجهول
حالة الإصدار	إنتاج المخاطرة 2018 إنتاج 2019	إنتاج 2020	إنتاج المخاطر لعام 2017 إنتاج عام 2018 [2]	إنتاج 2019	إنتاج المخاطر لعام 2018 [2] إنتاج عام 2019	إنتاج المخاطر 2020 إنتاج 2020	إنتاج 2021 [27]	إنتاج المخاطر في أبريل 2021، الإنتاج الضخم غير معروف	إنتاج المخاطر في أواخر عام 2021، تم إنتاجه بهدوء منذ يوليو 2021 [99]	تم الإلغاء بسبب الحظر الأمريكي

كانت عملية 7LP (الأداء الرائد) "7nm" من GlobalFoundries ستوفر أداءً أعلى بنسبة 40% أو طاقة أقل بنسبة 60%+ مع زيادة في الكثافة بمقدار 2x وبتكلفة أقل بنسبة 30-45%+ لكل قالب مقارنة بعملية "14nm". كان من المفترض أن يكون الملعب المتعدد المتصل (CPP) 56 نانومتر وكان الملعب المعدني الأدنى (MMP) 40 نانومتر، ويتم إنتاجه باستخدام نمط مزدوج ذاتي المحاذاة (SADP). كان من المفترض أن يكون حجم خلية SRAM 6T 0.269 ميكرون مربع. خططت GlobalFoundries لاستخدام الطباعة الحجرية EUV في نهاية المطاف في عملية محسنة تسمى 7LP+. ^[100] أوقفت GlobalFoundries لاحقًا جميع عمليات تطوير "7nm" وما بعدها. ^[101]

تعتمد عملية "Intel 7" الجديدة من Intel، والمعروفة سابقًا باسم "10nm Enhanced SuperFin" (10ESF)، على عقدة "10nm" السابقة. ستتميز العقدة بزيادة في الأداء لكل واط بنسبة 10-15٪ . وفي الوقت نفسه، كان من المتوقع في ذلك الوقت إطلاق عملية "7nm" القديمة، والتي تسمى الآن "Intel 4"، في عام 2023. ^{[102] [ بحاجة لتحديث ]} لم يتم الكشف عن سوى القليل من التفاصيل حول عقدة "Intel 4" في ذلك الوقت، على الرغم من أن كثافة الترانزستور الخاصة بها كانت تقدر في ذلك الوقت بما لا يقل عن 202 مليون ترانزستور لكل مليمتر مربع. ^{[27] [103] [ بحاجة لتحديث ]} اعتبارًا من عام 2020، كانت Intel تعاني من مشاكل مع عملية "Intel 4" الخاصة بها إلى حد الاستعانة بمصادر خارجية لإنتاج وحدات معالجة الرسوميات Ponte Vecchio الخاصة بها. ^{[104] [105] [ بحاجة لتحديث ]}

• عملية الطباعة الحجرية 7 نانومتر

سبقه 10 نانومتر

عملية تصنيع أجهزة أشباه الموصلات MOSFET

تلاها 5 نانومتر