الكشف عن التواجد التسلسلي

الموسوعة الحرة

في مجال الحوسبة ، يُعدّ الكشف التسلسلي عن وجود البيانات ( SPD ) طريقةً قياسيةً للوصول التلقائي إلى معلومات حول وحدة الذاكرة . تضمنت وحدات SIMM السابقة ذات 72 طرفًا خمسة أطراف توفر خمسة بتات من بيانات الكشف المتوازي عن وجود البيانات (PPD)، ولكن معيار DIMM ذي 168 طرفًا تغيّر إلى الكشف التسلسلي عن وجود البيانات لترميز المزيد من المعلومات. [ 1 ]

عند تشغيل أي جهاز كمبيوتر حديث، يبدأ بإجراء اختبار التشغيل الذاتي (POST). ومنذ منتصف التسعينيات تقريبًا، تتضمن هذه العملية تهيئة المكونات المادية الموجودة تلقائيًا. وتُعدّ تقنية SPD ميزةً في ذاكرة الجهاز، تُمكّن الكمبيوتر من معرفة نوع الذاكرة المتوفرة، وتوقيتات الوصول إليها.

تتكيف بعض أجهزة الكمبيوتر مع تغييرات المكونات المادية تلقائيًا بالكامل. في معظم الحالات، توجد طريقة اختيارية خاصة للوصول إلى إعدادات BIOS ، لعرضها وإمكانية تعديلها. قد يكون من الممكن التحكم في كيفية استخدام الكمبيوتر لبيانات SPD الخاصة بالذاكرة، وذلك لاختيار الإعدادات، أو تعديل توقيتات الذاكرة بشكل انتقائي، أو حتى تجاوز بيانات SPD تمامًا (انظر كسر السرعة ).

المعلومات المخزنة

لكي تدعم وحدة الذاكرة تقنية SPD، تشترط معايير JEDEC وجود معلمات محددة في أول 128 بايت (أو أكثر، حسب الجيل) من ذاكرة EEPROM الموجودة على وحدة الذاكرة. تحتوي هذه البايتات على معلمات التوقيت، واسم الشركة المصنعة، والرقم التسلسلي، ومعلومات أخرى مفيدة حول الوحدة. تقوم الأجهزة التي تستخدم الذاكرة بتحديد المعلمات الرئيسية للوحدة تلقائيًا من خلال قراءة هذه المعلومات. على سبيل المثال، قد توفر بيانات SPD على وحدة SDRAM معلومات حول زمن استجابة CAS ، مما يسمح للنظام بضبطه بشكل صحيح دون تدخل المستخدم.

يتم الوصول إلى برنامج SPD EEPROM الثابت باستخدام SMBus ، وهو أحد مشتقات بروتوكول I²C . هذا يقلل عدد منافذ الاتصال في الوحدة إلى منفذين فقط: إشارة الساعة وإشارة البيانات. تشترك ذاكرة EEPROM في منافذ التأريض مع ذاكرة الوصول العشوائي (RAM ) ، ولها منفذ طاقة خاص بها، بالإضافة إلى ثلاثة منافذ إضافية (SA0-2) لتحديد الفتحة، والتي تُستخدم لتعيين عنوان فريد لذاكرة EEPROM ضمن النطاق 0x50-0x57. لا يقتصر الأمر على إمكانية مشاركة خطوط الاتصال بين 8 وحدات ذاكرة، بل يُستخدم SMBus نفسه بشكل شائع على اللوحات الأم لمهام مراقبة حالة النظام، مثل قراءة جهد مصدر الطاقة، ودرجات حرارة المعالج ، وسرعات المراوح.

قبل تقنية SPD، كانت رقائق الذاكرة تُكتشف باستخدام تقنية الكشف المتوازي عن الوجود (PPD). كانت تقنية PPD تستخدم دبوسًا منفصلاً لكل بت من المعلومات، مما يعني أنه لا يمكن تخزين سوى سرعة وكثافة وحدة الذاكرة نظرًا لمحدودية المساحة المتاحة للدبابيس.

ذاكرة الوصول العشوائي المتزامنة ذات المعرف المعرف بالبرمجيات

جهاز ذاكرة على وحدة SDRAM ، يحتوي على بيانات SPD (محاطة بدائرة حمراء)

أصدرت JEDEC أول مواصفات SPD، ثم قامت Intel بتحسينها كجزء من مواصفات ذاكرة PC100 التي طرحتها عام 1998. [ 2 ] [ 3 ] [ 4 ] معظم القيم المحددة مكتوبة بصيغة عشرية مشفرة ثنائياً . يمكن أن يحتوي النصف بايت الأكثر أهمية على قيم من 10 إلى 15، وفي بعض الحالات قد يمتد إلى قيم أعلى. في هذه الحالات، تُستخدم ترميزات 1 و2 و3 لترميز 16 و17 و18. يُخصص النصف بايت الأكثر أهمية بقيمة 0 لتمثيل "غير مُعرّف".

تحدد ذاكرة القراءة فقط SPD ما يصل إلى ثلاثة توقيتات DRAM، لثلاثة زمن انتقال CAS محدد بواسطة بتات معينة في البايت 18. أولاً يأتي زمن انتقال CAS الأعلى (أسرع ساعة)، ثم زمنان انتقال CAS أقل مع سرعات ساعة أقل تدريجياً.

محتويات SPD لـ SDR SDRAM [ 5 ]
بايتقليلملحوظات
(ديسمبر)(عرافة.)76543210
00x00عدد البايتات الموجودةعادةً 128
10x01log 2 (حجم ذاكرة SPD EEPROM)عادةً 8 ​​(256 بايت)
20x02نوع الذاكرة الأساسي (4: SPD SDRAM)
30x03بتات عنوان الصف الثاني من البنك (0-15)بتات عنوان الصف الأول من البنك (1-15)البنك 2 يساوي صفرًا إذا كان مطابقًا للبنك 1
40x04بتات عنوان العمود الثاني في البنك (0-15)بتات عنوان العمود 1 في البنك 1 (1-15)البنك 2 يساوي صفرًا إذا كان مطابقًا للبنك 1
50x05عدد بنوك ذاكرة الوصول العشوائي (RAM) على الوحدة (1-255)عادةً 1 أو 2
60x06عرض بيانات الوحدة بايت منخفضعادةً ما يكون 64 أو 72 لوحدات الذاكرة DIMM المزودة بتقنية تصحيح الأخطاء ECC
70x07عرض بيانات الوحدة بايت عالي0، إلا إذا كان العرض ≥ 256 بت
80x08مستوى جهد الواجهة لهذا التجميع (ليس هو نفسه جهد التغذية V cc ) (0–4)تم فك التشفير عن طريق البحث في الجدول
90x09نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند أعلى زمن استجابة CAS
100x0aنانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن الوصول إلى ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) من الساعة (t AC )
110x0bنوع تكوين وحدة الذاكرة (0-2): غير ECC، تكافؤ، ECCالبحث في الجدول
120x0cالذاتفترة التحديث (0-5): 64، 256، 128، 32، 16، 8  كيلوهرتزمتطلبات التحديث
130x0dالبنك 2 2×عرض ذاكرة الوصول العشوائي الديناميكية المتزامنة الأساسية للبنك 1 (1-127، عادةً 8)عرض بيانات البنك 1 لأجهزة SDRAM. قد يكون عرض البنك 2 هو نفسه، أو ضعف العرض إذا تم ضبط البت 7.
140x0eالبنك 2 2×عرض ذاكرة الوصول العشوائي الديناميكية المتزامنة ECC للبنك 1 (0-127)عرض أجهزة ذاكرة الوصول العشوائي الديناميكية ذات التصحيح الإلكتروني/التكافؤ في البنك 1. قد يكون عرض البنك 2 هو نفسه، أو ضعف العرض إذا تم ضبط البت 7.
150x0fتأخير الساعة لقراءة الأعمدة العشوائيةعادةً 1
160x10صفحة———8421أطوال الدفعات المدعومة (صورة نقطية)
170x11عدد وحدات الذاكرة لكل جهاز SDRAM (1-255)عادةً 2 أو 4
180x12—7654321زمن استجابة CAS المدعوم (خريطة بتية)
190x13—6543210زمن استجابة CS المدعوم (خريطة بت)
200x14—6543210زمن استجابة الويب المدعوم (خريطة بت)
210x15—متكررساعة تفاضليةالبيانات المسجلةالبيانات المخزنة مؤقتًابطاقة PLLالعنوان المسجلعنوان مخزن مؤقتًاخريطة بتات ميزات وحدة الذاكرة
220x16——تفاوت جهد التغذية العلوي V ccانخفاض تفاوت جهد التغذية ( Vcc )كتابة/  قراءة متتالية واحدةقم بشحن جميع الأجهزة مسبقاًالشحن التلقائيرسوم نظام التنشيط الشبكي المبكرميزة دعم شريحة الذاكرة لخرائط البت
230x17نانوثانية (4-18)أجزاء من النانوثانية (0-9: 0.0-0.9)زمن دورة الساعة عند زمن استجابة CAS متوسط
240x18نانوثانية (4-18)أجزاء من النانوثانية (0-9: 0.0-0.9)وقت الوصول إلى البيانات من الساعة (t AC )
250x19نانوثانية (1-63)0.25  نانوثانية (0–3: 0.00–0.75)زمن دورة الساعة عند زمن استجابة CAS قصير.
260x1aنانوثانية (1-63)0.25  نانوثانية (0–3: 0.00–0.75)وقت الوصول إلى البيانات من الساعة (t AC )
270x1bنانوثانية (1-255)الحد الأدنى لوقت الشحن المسبق للصف (t RP )
280x1cنانوثانية (1-255)الحد الأدنى للتأخير بين الصفوف النشطة (t RRD )
290x1dنانوثانية (1-255)الحد الأدنى للتأخير من RAS إلى CAS (t RCD )
300x1eنانوثانية (1-255)الحد الأدنى لوقت التشغيل قبل الشحن المسبق (t RAS )
310x1f512  ميجابايت256  ميجابايت128  ميجابايت64  ميجابايت32  ميجابايت16  ميجابايت8  ميجابايت4  ميجابايتكثافة بنك الوحدة (خريطة بتية). يتم تعيين بتين إذا كانت البنوك ذات أحجام مختلفة.
320x20الإشارة (1: −)نانوثانية (0-7)أجزاء من النانوثانية (0-9: 0.0-0.9)وقت إعداد العنوان/الأمر من الساعة
330x21الإشارة (1: −)نانوثانية (0-7)أجزاء من النانوثانية (0-9: 0.0-0.9)وقت الانتظار للعنوان/الأمر بعد الساعة
340x22الإشارة (1: −)نانوثانية (0-7)أجزاء من النانوثانية (0-9: 0.0-0.9)وقت إعداد إدخال البيانات من الساعة
350x23الإشارة (1: −)نانوثانية (0-7)أجزاء من النانوثانية (0-9: 0.0-0.9)مدة انتظار إدخال البيانات بعد الساعة
36–610x24–0x3dمحجوزمن أجل التوحيد القياسي في المستقبل
620x3eمراجعة رئيسية (0-9)مراجعة طفيفة (0-9)مستوى مراجعة SPD؛ على سبيل المثال، 1.2
630x3fمجموع التحققمجموع البايتات من 0 إلى 62، وليس معكوسة.
64–710x40–47الشركة المصنعة JEDEC id.يتم تخزينها بنظام الترتيب الصغير، مع إضافة أصفار في النهاية.
720x48موقع تصنيع الوحداترمز خاص بالبائع
73–900x49–0x5aرقم قطعة الوحدةASCII، مع إضافة مسافات
91–920x5b–0x5cرمز مراجعة الوحدةرمز خاص بالبائع
930x5dعشرات السنين (0-9: 0-90)السنوات (0-9)تاريخ التصنيع (YYWW)
940x5eعشرات الأسابيع (0-5: 0-50)الأسابيع (0-9)
95-980x5f–0x62رقم الوحدة التسلسليرمز خاص بالبائع
99–1250x63–0x7fبيانات خاصة بالشركة المصنعةيمكن تحسين ملف تعريف الأداء
1260x7e0x66 [ sic ] لتردد 66 ميجاهرتز، و0x64 لتردد 100 ميجاهرتز  دعم ترددات Intel
1270x7fCLK0CLK1CLK3CLK390/100  درجة مئويةCL3CL2AP متزامنميزة Intel bitmap

ذاكرة الوصول العشوائي الديناميكية المتزامنة DDR

يُعد تنسيق DDR DIMM SPD امتدادًا لتنسيق SDR SDRAM. في الغالب، يتم إعادة ضبط نطاقات المعلمات لاستيعاب السرعات الأعلى.

محتويات SPD لذاكرة DDR SDRAM [ 6 ]
بايتقليلملحوظات
(ديسمبر)(عرافة.)76543210
00x00عدد البايتات المكتوبةعادةً 128
10x01log 2 (حجم ذاكرة SPD EEPROM)عادةً 8 ​​(256 بايت)
20x02نوع الذاكرة الأساسي (7 = DDR SDRAM)
30x03بتات عنوان الصف الثاني من البنك (0-15)بتات عنوان الصف الأول من البنك (1-15)البنك 2 يساوي صفرًا إذا كان مطابقًا للبنك 1.
40x04بتات عنوان العمود الثاني في البنك (0-15)بتات عنوان العمود 1 في البنك 1 (1-15)البنك 2 يساوي صفرًا إذا كان مطابقًا للبنك 1.
50x05عدد بنوك ذاكرة الوصول العشوائي (RAM) على الوحدة (1-255)عادةً 1 أو 2
60x06عرض بيانات الوحدة بايت منخفضعادةً ما يكون 64 أو 72 لوحدات الذاكرة DIMM المزودة بتقنية تصحيح الأخطاء ECC
70x07عرض بيانات الوحدة بايت عالي0، إلا إذا كان العرض ≥ 256 بت
80x08مستوى جهد الواجهة لهذا التجميع (ليس هو نفسه جهد التغذية V cc ) (0–5)تم فك التشفير عن طريق البحث في الجدول
90x09نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند أعلى زمن استجابة CAS.
100x0aأجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)زمن الوصول إلى ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) من الساعة (t AC )
110x0bنوع تكوين وحدة الذاكرة (0-2): غير ECC، تكافؤ، ECCالبحث في الجدول
120x0cالذاتفترة التحديث (0-5): 64، 256، 128، 32، 16، 8  كيلوهرتزمتطلبات التحديث
130x0dالبنك 2 2×عرض ذاكرة الوصول العشوائي الديناميكية المتزامنة الأساسية للبنك 1 (1-127)عرض بيانات البنك 1 لأجهزة SDRAM. قد يكون عرض البنك 2 هو نفسه، أو ضعف العرض إذا تم ضبط البت 7.
140x0eالبنك 2 2×عرض ذاكرة الوصول العشوائي الديناميكية المتزامنة ECC للبنك 1 (0-127)عرض أجهزة ذاكرة الوصول العشوائي الديناميكية ذات التصحيح الإلكتروني/التكافؤ في البنك 1. قد يكون عرض البنك 2 هو نفسه، أو ضعف العرض إذا تم ضبط البت 7.
150x0fتأخير الساعة لقراءة الأعمدة العشوائيةعادةً 1
160x10صفحة———8421أطوال الدفعات المدعومة (صورة نقطية)
170x11عدد وحدات الذاكرة لكل جهاز SDRAM (1-255)عادةً 4
180x12—43.532.521.51زمن استجابة CAS المدعوم (خريطة بتية)
190x13—6543210زمن استجابة CS المدعوم (خريطة بت)
200x14—6543210زمن استجابة الويب المدعوم (خريطة بت)
210x15—xساعة تفاضليةمفتاح FET للتفعيل الخارجيمفتاح FET للتفعيل المدمجبطاقة PLLمسجلمخزن مؤقتًاخريطة بتات ميزات وحدة الذاكرة
220x16نقطة وصول سريعةالشحن التلقائي المتزامنتفاوت جهد التغذية العلوي V ccانخفاض تفاوت جهد التغذية ( Vcc )———يشمل سائقًا ضعيفًاخريطة بتات ميزات شريحة الذاكرة
230x17نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند زمن استجابة CAS متوسط.
240x18أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت الوصول إلى البيانات من الساعة (t AC )
250x19نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند زمن استجابة CAS قصير.
260x1aأجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت الوصول إلى البيانات من الساعة (t AC )
270x1bنانوثانية (1-63)0.25  نانوثانية (0–0.75)الحد الأدنى لوقت الشحن المسبق للصف (t RP )
280x1cنانوثانية (1-63)0.25  نانوثانية (0–0.75)الحد الأدنى للتأخير بين الصفوف النشطة (t RRD )
290x1dنانوثانية (1-63)0.25  نانوثانية (0–0.75)الحد الأدنى للتأخير من RAS إلى CAS (t RCD )
300x1eنانوثانية (1-255)الحد الأدنى لوقت التشغيل قبل الشحن المسبق (t RAS )
310x1f512  ميجابايت256  ميجابايت128  ميجابايت64  ميجابايت32  ميجابايت16  ميجابايت / 4  جيجابايت8  ميجابايت / 2  جيجابايت4  ميجابايت / 1  جيجابايتكثافة بنك الوحدة (خريطة بتية). يتم تعيين بتين إذا كانت البنوك ذات أحجام مختلفة.
320x20أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت إعداد العنوان/الأمر من الساعة
330x21أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت الانتظار للعنوان/الأمر بعد الساعة
340x22أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت إعداد إدخال البيانات من الساعة
350x23أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)مدة انتظار إدخال البيانات بعد الساعة
36-400x24–0x28محجوزمعلومات المجموعة الفائقة
410x29نانوثانية (1-255)الحد الأدنى للوقت بين التفعيل والتفعيل/التحديث (t RC )
420x2aنانوثانية (1-255)الحد الأدنى لوقت التحديث النشط/التحديث (t RFC )
430x2bنانوثانية (1-63، أو 255: لا يوجد حد أقصى)0.25  نانوثانية (0–0.75)أقصى زمن لدورة الساعة (t CK max.)
440x2cأجزاء من مئة من النانوثانية (0.01–2.55)أقصى انحراف، DQS إلى أي DQ. (t DQSQ max.)
450x2dأجزاء من النانوثانية (0.0–1.2)أجزاء من مئة من النانوثانية (0.00–0.09)اقرأ بيانات عامل الانحراف (t QHS )
460x2eمحجوزمن أجل التوحيد القياسي في المستقبل
470x2f—ارتفاعارتفاع وحدة DIMM، جدول البحث
48–610x30–0x3dمحجوزمن أجل التوحيد القياسي في المستقبل
620x3eمراجعة رئيسية (0-9)مراجعة طفيفة (0-9)مستوى مراجعة SPD، 0.0 أو 1.0
630x3fمجموع التحققمجموع البايتات من 0 إلى 62، وليس معكوسة.
64–710x40–47الشركة المصنعة JEDEC id.يتم تخزينها بنظام الترتيب الصغير، مع إضافة أصفار في النهاية.
720x48موقع تصنيع الوحداترمز خاص بالبائع
73–900x49–0x5aرقم قطعة الوحدةASCII، مع إضافة مسافات
91–920x5b–0x5cرمز مراجعة الوحدةرمز خاص بالبائع
930x5dعشرات السنين (0-90)السنوات (0-9)تاريخ التصنيع (YYWW)
940x5eعشرات الأسابيع (0-50)الأسابيع (0-9)
95-980x5f–0x62رقم الوحدة التسلسليرمز خاص بالبائع
99–1270x63–0x7fبيانات خاصة بالشركة المصنعةيمكن تحسين ملف تعريف الأداء

ذاكرة الوصول العشوائي الديناميكية من نوع DDR2

يُدخل معيار DDR2 SPD عدداً من التغييرات، ولكنه مشابه إلى حد كبير لما سبق. ومن أبرز هذه التغييرات حذف الدعم المُربك وقليل الاستخدام لوحدات DIMM ذات رتبتين بأحجام مختلفة.

بالنسبة لحقول وقت الدورة (البايتات 9 و23 و25 و49)، والتي يتم ترميزها بنظام BCD ، يتم تعريف بعض الترميزات الإضافية لرقم الأعشار لتمثيل بعض التوقيتات الشائعة بدقة:

امتدادات BCD لـ DDR2
عرافةثنائيدلالة
أ10100.25 ( 1 ⁄ 4 )
ب10110.33 ( 1 ⁄ 3 )
ج11000.66 ( 2 ⁄ 3 )
د11010.75 ( 3 ⁄ 4 )
هـ11100.875 ( 7 ⁄ 8 ، امتداد Nvidia XMP)
F1111محجوز
محتويات SPD لذاكرة DDR2 SDRAM [ 7 ]
بايتقليلملحوظات
ديسمبرعرافة76543210
00x00عدد البايتات المكتوبةعادةً 128
10x01log 2 (حجم ذاكرة SPD EEPROM)عادةً 8 ​​(256 بايت)
20x02نوع الذاكرة الأساسي (8 = DDR2 SDRAM)
30x03محجوزبتات عنوان الصف (1-15)
40x04محجوزبتات عنوان العمود (1-15)
50x05الارتفاع الرأسيكومة؟ConC؟الرتب -1 (1-8)عادةً ما تكون القيمة 0 أو 1، أي 1 أو 2
60x06عرض بيانات الوحدةعادةً ما يكون 64 أو 72 لوحدات الذاكرة DIMM المزودة بتقنية تصحيح الأخطاء ECC
70x07محجوز
80x08مستوى جهد الواجهة لهذا التجميع (ليس هو نفسه جهد التغذية V cc ) (0–5)يتم فك تشفيرها عن طريق البحث في الجدول. عادةً 5 = SSTL 1.8  فولت
90x09نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند أعلى زمن استجابة CAS.
100x0aأجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)زمن الوصول إلى ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) من الساعة (t AC )
110x0bنوع تكوين وحدة الذاكرة (0-2): غير ECC، تكافؤ، ECCالبحث في الجدول
120x0cالذاتفترة التحديث (0-5): 64، 256، 128، 32، 16، 8  كيلوهرتزمتطلبات التحديث
130x0dعرض ذاكرة الوصول العشوائي الديناميكية الأساسية (1-255)عادةً 8 ​​(وحدة مبنية من 8 أجزاء) أو 16
140x0eعرض ذاكرة الوصول العشوائي الديناميكية المتزامنة ECC (0-255)عرض ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) المزودة بخاصية تصحيح الأخطاء/التكافؤ. عادةً ما يكون 0 أو 8.
150x0fمحجوز
160x10————84——أطوال الدفعات المدعومة (صورة نقطية)
170x11عدد وحدات الذاكرة لكل جهاز SDRAM (1-255)عادةً 4 أو 8
180x12765432——زمن استجابة CAS المدعوم (خريطة بتية)
190x13محجوز
200x14——Mini-UDIMMMini-RDIMMوحدة ذاكرة صغيرةSO-DIMMUDIMMRDIMMنوع وحدة الذاكرة DIMM لهذا التجميع (صورة نقطية)
210x15—الوحدة عبارة عن مسبار تحليلي—مفتاح FET للتفعيل الخارجي————خريطة بتات ميزات وحدة الذاكرة
220x16———————يشمل سائقًا ضعيفًاخريطة بتات ميزات شريحة الذاكرة
230x17نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند زمن استجابة CAS متوسط.
240x18أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت الوصول إلى البيانات من الساعة (t AC )
250x19نانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)زمن دورة الساعة عند زمن استجابة CAS قصير.
260x1aأجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت الوصول إلى البيانات من الساعة (t AC )
270x1bنانوثانية (1-63)1/4 نانوثانية (0–0.75)الحد الأدنى لوقت الشحن المسبق للصف (t RP )
280x1cنانوثانية (1-63)1/4 نانوثانية (0–0.75)الحد الأدنى للتأخير بين الصفوف النشطة (t RRD )
290x1dنانوثانية (1-63)1/4 نانوثانية (0–0.75)الحد الأدنى للتأخير من RAS إلى CAS (t RCD )
300x1eنانوثانية (1-255)الحد الأدنى لوقت التشغيل قبل الشحن المسبق (t RAS )
310x1f512  ميجابايت256  ميجابايت128  ميجابايت16  جيجابايت8  جيجابايت4  جيجابايت2  جيجابايت1  جيجابايتحجم كل رتبة (صورة نقطية).
320x20أجزاء من النانوثانية (0.0–1.2)أجزاء من مئة من النانوثانية (0.00–0.09)وقت إعداد العنوان/الأمر من الساعة
330x21أجزاء من النانوثانية (0.0–1.2)أجزاء من مئة من النانوثانية (0.00–0.09)وقت الانتظار للعنوان/الأمر بعد الساعة
340x22أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)وقت إعداد إدخال البيانات من الوميض
350x23أجزاء من النانوثانية (0.0–0.9)أجزاء من مئة من النانوثانية (0.00–0.09)مدة تثبيت إدخال البيانات بعد الوميض
360x24نانوثانية (1-63)0.25  نانوثانية (0–0.75)الحد الأدنى لوقت استعادة الكتابة (t WR )
370x25نانوثانية (1-63)0.25  نانوثانية (0–0.75)تأخير أمر الكتابة إلى القراءة الداخلي (t WTR )
380x26نانوثانية (1-63)0.25  نانوثانية (0–0.75)تأخير أمر القراءة الداخلية للشحن المسبق (t RTP )
390x27محجوزمخصص لـ "خصائص مسبار تحليل الذاكرة"
400x28—t RC fractional ns (0–5): 0، 0.25، 0.33، 0.5، 0.66، 0.75قيم t RFC الكسرية (0-5): 0، 0.25، 0.33، 0.5، 0.66، 0.75t RFC + 256  نانوثانيةامتداد البايتات 41 و 42.
410x29نانوثانية (1-255)الحد الأدنى للوقت بين التفعيل والتفعيل/التحديث (t RC )
420x2aنانوثانية (1-255)الحد الأدنى لوقت التحديث النشط/التحديث (t RFC )
430x2bنانوثانية (0-15)أجزاء من النانوثانية (0.0–0.9)أقصى زمن لدورة الساعة (t CK max)
440x2cأجزاء من مئة من النانوثانية (0.01–2.55)أقصى انحراف، DQS إلى أي DQ. (t DQSQ max)
450x2dأجزاء من مئة من النانوثانية (0.01–2.55)اقرأ بيانات عامل الانحراف (t QHS )
460x2eميكروثانية (1-255)وقت إعادة قفل PLL
47–610x2f–0x3dمحجوزلأغراض التوحيد القياسي في المستقبل.
620x3eمراجعة رئيسية (0-9)مراجعة طفيفة (0.0–0.9)مستوى مراجعة SPD، عادةً 1.0
630x3fمجموع التحققمجموع البايتات من 0 إلى 62، غير منفي
64–710x40–47معرف JEDEC للشركة المصنعةمخزنة بنظام الترتيب الصغير، مع إضافة حشوة أصفار لاحقة.
720x48موقع تصنيع الوحداترمز خاص بالبائع
73–900x49–0x5aرقم قطعة الوحدةASCII، مع إضافة مسافات (يقتصر على (,-,), A–Z, a–z, 0–9, مسافة)
91–920x5b–0x5cرمز مراجعة الوحدةرمز خاص بالبائع
930x5dالسنوات منذ عام 2000 (0-255)تاريخ التصنيع (YYWW)
940x5eالأسابيع (1-52)
95-980x5f–0x62رقم الوحدة التسلسليرمز خاص بالبائع
99–1270x63–0x7fبيانات خاصة بالشركة المصنعةيمكن تحسين ملف تعريف الأداء

ذاكرة الوصول العشوائي الديناميكية DDR3

يُجري معيار DDR3 SDRAM تعديلات جذرية على تصميم محتويات SPD ويُبسّطه بشكل كبير. فبدلاً من عدد من حقول النانوثانية المشفرة بنظام BCD، يتم تحديد بعض وحدات "قاعدة الوقت" بدقة عالية، ويتم ترميز معلمات التوقيت المختلفة كمضاعفات لتلك الوحدة الأساسية. [ 8 ] علاوة على ذلك، تم التخلي عن ممارسة تحديد قيم زمنية مختلفة بناءً على زمن استجابة CAS؛ حيث توجد الآن مجموعة واحدة فقط من معلمات التوقيت.

يسمح الإصدار 1.1 بالتعبير عن بعض المعاملات كقيمة "قاعدة زمنية متوسطة" مضافًا إليها تصحيح "قاعدة زمنية دقيقة" (مُوَقَّع، -128 +127). عادةً، تكون القاعدة الزمنية المتوسطة 1/8 نانوثانية (125 بيكوثانية)، بينما تكون القاعدة الزمنية الدقيقة 1 أو 2.5 أو 5 بيكوثانية. ولضمان التوافق مع الإصدارات السابقة التي تفتقر إلى هذا التصحيح، تُقرَّب قيمة القاعدة الزمنية المتوسطة عادةً إلى الأعلى، ويكون التصحيح سالبًا. القيم التي تعمل بهذه الطريقة هي:

معلمات التوقيت ثنائية الأجزاء لـ DDR3 SPD
بايت دراجة جبليةبايت FTBقيمة
1234t CK min، الحد الأدنى لفترة الساعة
1635t AA min، الحد الأدنى لوقت استجابة CAS
1836t RCD min، الحد الأدنى لتأخير RAS# إلى CAS#
2037t RP min، الحد الأدنى لتأخير الشحن المسبق للصف
21، 2338t RC min، الحد الأدنى لتأخير الشحن المسبق من حالة نشطة إلى أخرى.
محتويات SPD لذاكرة DDR3 SDRAM [ 9 ] [ 10 ]
بايتقليلملحوظات
ديسمبرعرافة76543210
00x00استبعاد الرقم التسلسلي من CRCإجمالي بايتات SPD (غير محدد/256)عدد البايتات المستخدمة في SPD (غير محدد/128/176/256)
10x01مراجعة رئيسية لـ SPDمراجعة طفيفة لاضطراب طيف التوحد1.0 أو 1.1 أو 1.2 أو 1.3
20x02نوع الذاكرة الأساسي (11 = DDR3 SDRAM)أنواع رقائق ذاكرة الوصول العشوائي (RAM)
30x03محجوزنوع الوحدةنوع الوحدة؛ على سبيل المثال، 2 = DIMM غير مخزنة مؤقتًا، 3 = SO-DIMM، 11=LRDIMM
40x04غير متوفربتات عنوان البنك -3log 2 (بت لكل شريحة)−28الصفر يعني 8 بنوك، 256 ميغابت.
50x05غير متوفربتات عنوان الصف -12بتات عنوان العمود -9
60x06محجوز1.25  فولت1.35  فولتليس 1.5  فولتالفولتيات المدعومة للوحدات. 1.5  فولت هو الجهد الافتراضي.
70x07غير متوفرالرتبة -1log 2 (عدد بتات الإدخال/الإخراج/الشريحة)−2تنظيم الوحدات
80x08غير متوفربتات تصحيح الأخطاء (001=8)log 2 (بتات البيانات)−30x03 لـ 64 بت، غير ECC DIMM.
90x09توزيع الأرباح، بيكو ثانية (1-15)المقسوم عليه، بيكو ثانية (1–15)قاعدة زمنية دقيقة، المقسوم/المقسوم عليه
100x0aتوزيع الأرباح، بالنانو ثانية (1-255)أساس زمني متوسط، المقسوم/المقسوم عليه؛ عادةً 1/8
110x0bالمقسوم عليه، نانوثانية (1–255)
120x0cالحد الأدنى لوقت الدورة t CK minبمضاعفات الدراجات الجبلية
130x0dمحجوز
140x0e1110987654زمن استجابة CAS المدعوم (خريطة بتية)
150x0fغير متوفر18171615141312
160x10الحد الأدنى لوقت استجابة CAS، t AA minبمضاعفات MTB؛ على سبيل المثال، 80/8 نانوثانية.
170x11الحد الأدنى لوقت استعادة الكتابة، t WR minبمضاعفات MTB؛ على سبيل المثال، 120/8 نانوثانية.
180x12الحد الأدنى لوقت التأخير من RAS إلى CAS، t RCD minبمضاعفات MTB؛ على سبيل المثال، 100/8 نانوثانية.
190x13الحد الأدنى لوقت التأخير النشط بين الصفوف، t RRD minبمضاعفات MTB؛ على سبيل المثال، 60/8 نانوثانية.
200x14الحد الأدنى لوقت شحن الصف، t RP minبمضاعفات MTB؛ على سبيل المثال، 100/8 نانوثانية.
210x15t RC min, bits 11:8t RAS min, bits 11:8البتات الأربعة العليا من البايتين 23 و 22
220x16الحد الأدنى للوقت النشط، t RAS min، بتات 7:0بمضاعفات MTB؛ على سبيل المثال، 280/8 نانوثانية.
230x17الحد الأدنى للوقت النشط للتنشيط/التحديث، t RC min، بتات 7:0بمضاعفات MTB؛ على سبيل المثال، 396/8 نانوثانية.
240x18الحد الأدنى لتأخير استعادة التحديث، t RFC min، بتات 7:0بمضاعفات MTB؛ على سبيل المثال، 1280/8 نانوثانية.
250x19الحد الأدنى لتأخير استعادة التحديث، t RFC min، بتات 15:8
260x1aالحد الأدنى لتأخير الكتابة إلى القراءة الداخلية، t WTR minبمضاعفات MTB؛ على سبيل المثال، 60/8 نانوثانية.
270x1bالحد الأدنى لتأخير القراءة الداخلية للشحن المسبق، t RTP minبمضاعفات MTB؛ على سبيل المثال، 60/8 نانوثانية.
280x1cمحجوزt FAW min, bits 11:8بمضاعفات MTB؛ على سبيل المثال، 240/8 نانوثانية.
290x1dالحد الأدنى لوقت تفعيل النافذة هو أربعة بتات، t FAW min، 7:0
300x1eإيقاف تشغيل DLLغير متوفرRZQ/7RZQ/6تدعم ميزات SDRAM الاختيارية الصور النقطية
310x1fPASRغير متوفرODTSالتعرف التلقائي على الكلامETR 1×ETR (95  درجة مئوية)خيارات التبريد والتحديث لذاكرة SDRAM
320x20حاضرالدقة (سيتم تحديدها لاحقًا؛ حاليًا 0 = غير محدد)هل يوجد مستشعر حراري لوحدة الذاكرة DIMM؟
330x21غير معياري.عدد الموتىغير متوفرتحميل الإشارةنوع جهاز SDRAM غير قياسي (مثل الرقاقة المكدسة)
340x22تصحيح الحد الأدنى لـ t CK (جديد في الإصدار 1.1)مضاعف مُوقّع لـ FTB، مُضاف إلى البايت 12
350x23تصحيح الحد الأدنى لـ t AA (جديد في الإصدار 1.1)مضاعف مُوقّع لـ FTB، مُضاف إلى البايت 16
360x24تصحيح الحد الأدنى لـ t RCD (جديد في الإصدار 1.1)مضاعف موقع لـ FTB، تمت إضافته إلى البايت 18
370x25تصحيح الحد الأدنى لـ t RP (جديد في الإصدار 1.1)تمت إضافة مضاعفات موقعة من FTB إلى البايت 20
380x26تصحيح الحد الأدنى لـ t RC (جديد في الإصدار 1.1)تمت إضافة مضاعفات موقعة من FTB إلى البايت 23
39-400x27–0x28محجوزلأغراض التوحيد القياسي في المستقبل.
410x29خاص بالبائعت ماوالحد الأقصى لعدد مرات التنشيط (MAC) (غير مختبر/700 ألف/600 ألف/.../200 ألف/محجوز/∞)للتخفيف من آثار مطرقة الصف
42–590x2a–0x3bمحجوزلأغراض التوحيد القياسي في المستقبل.
600x3cغير متوفرارتفاع الوحدة، مم (1–31، >45)الارتفاع الاسمي للوحدة
610x3dسمك الظهر، مم (1-16)سمك الواجهة، مم (1-16)سُمك الوحدة، القيمة = السقف (مم) - 1
620x3eتصميممراجعةرقم تصميم JEDECتم استخدام تصميم JEDEC المرجعي (11111=لا شيء)
63–1160x3f–0x74قسم خاص بالوحدةيختلف بين المسجل/غير المخزن مؤقتًا
1170x75معرّف الشركة المصنّعة للوحدة، lsbyteتم التعيين بواسطة JEP-106
1180x76معرّف الشركة المصنّعة للوحدة، بالملي بايت
1190x77موقع تصنيع الوحداترمز خاص بالبائع
1200x78عشرات السنينسنينسنة الصنع (BCD)
1210x79عشرات الأسابيعأسابيعأسبوع الصناعة (BCD)
122–1250x7a–0x7dرقم الوحدة التسلسليرمز خاص بالبائع
126–1270x7e–0x7fSPD CRC-16يشمل البايتات من 0 إلى 116 أو من 0 إلى 125؛ انظر البايت 0 البت 7
128–1450x80–0x91رقم قطعة الوحدةمجموعة فرعية من ASCII، مملوءة بمسافات
146–1470x92–0x93رمز مراجعة الوحدةمحدد من قبل البائع
148–1490x94–0x95معرف الشركة المصنعة لذاكرة الوصول العشوائي الديناميكية (DRAM)على عكس مُصنِّع الوحدات
150–1750x96–0xAFبيانات خاصة بالشركة المصنعة
176–2550xB0–0xFFمتاح للاستخدام من قبل العملاء

يمكن حساب سعة ذاكرة الوحدة من البايتات 4 و7 و8. بقسمة عرض الوحدة (البايت 8) على عدد البتات لكل شريحة (البايت 7)، نحصل على عدد الشرائح في كل رتبة. ثم يُضرب هذا العدد في سعة الشريحة الواحدة (البايت 4) وعدد رتب الشرائح في الوحدة (عادةً 1 أو 2، من البايت 7).

ذاكرة الوصول العشوائي الديناميكية DDR4

يُغيّر معيار DDR4 SDRAM "الملحق L" الخاص بتقنية SPD وحدة EEPROM المستخدمة. فبدلاً من وحدات EEPROM القديمة المتوافقة مع AT24C02 بسعة 256 بايت، تُعرّف JEDEC الآن نوعًا جديدًا غير قياسي من نوع EE1004 بصفحتين على مستوى SMBus، كل صفحة بسعة 256 بايت. لا تزال الذاكرة الجديدة تستخدم العناوين القديمة من 0x50 إلى 0x57، ولكن يُستخدم الآن عنوانان إضافيان عند 0x36 (SPA0) و0x37 (SPA1) لاستقبال أوامر تحديد الصفحة النشطة حاليًا للناقل، وهو شكل من أشكال تبديل البنوك . [ 11 ] داخليًا، تُقسّم كل صفحة منطقية إلى كتلتين فعليتين، كل منهما بسعة 128 بايت، ليصبح المجموع أربع كتل و512 بايت. [ 12 ] تبقى دلالات نطاقات العناوين "الخاصة" الأخرى كما هي، على الرغم من أن حماية الكتابة تُعالج الآن بواسطة الكتل، ويتطلب تغيير حالتها جهدًا عاليًا عند SA0. [ 13 ]

يُحدد الملحق L بعض التخطيطات المختلفة التي يمكن إدخالها في قالب بحجم 512 بايت (يُحدد منها 320 بايت كحد أقصى)، وذلك حسب نوع وحدة الذاكرة. وتتشابه تعريفات البتات مع DDR3. [ 12 ]

محتويات SPD لذاكرة DDR4 SDRAM [ 14 ]
بايتقليلملحوظات
ديسمبرعرافة76543210
00x00بايتات SPD المستخدمة
10x01مراجعة SPD رقمعادةً ما تكون القيم 0x10، 0x11، 0x12
20x02نوع الذاكرة الأساسي (12 = DDR4 SDRAM)أنواع رقائق ذاكرة الوصول العشوائي (RAM)
30x03محجوزنوع الوحدةنوع الوحدة؛ على سبيل المثال، 2 = DIMM غير مخزنة مؤقتًا، 3 = SO-DIMM، 11=LRDIMM
40x04أجزاء من مجموعة البنوكبتات عنوان البنك -2إجمالي سعة ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) لكل شريحة بالميغابتالصفر يعني عدم وجود مجموعات مصرفية، 4 بنوك، 256 مليون بت.
50x05محجوزبتات عنوان الصف -12بتات عنوان العمود -9
60x06نوع حزمة ذاكرة الوصول العشوائي الديناميكية المتزامنة الأساسيةعدد الموتىمحجوزتحميل الإشارة
70x07محجوزأقصى نافذة تفعيل (tMAW)الحد الأقصى لعدد مرات التنشيط (MAC)ميزات اختيارية لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
80x08محجوزخيارات التبريد والتحديث لذاكرة SDRAM
90x09إصلاح ما بعد التغليف (PPR)الموافقة المبدئيةمحجوزميزات اختيارية أخرى لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
100x0aنوع حزمة SDRAMعدد النرد - 1نسبة كثافة ذاكرة الوصول العشوائي الديناميكية (DRAM)تحميل الإشارةنوع حزمة ذاكرة الوصول العشوائي الديناميكية الثانوية
110x0bمحجوزعلم الصمودعلم قابل للتشغيلالجهد الاسمي للوحدة، VDD
120x0cمحجوزمزيج رتبتصنيفات الحزمة لكل DIMM-1عرض جهاز SDRAMتنظيم الوحدات
130x0dمحجوزتوسيع عرض الحافلةعرض ناقل البيانات الأساسيعرض ناقل ذاكرة الوحدة بالبتات
140x0eمستشعر حراريمحجوزمستشعر حراري للوحدة
150x0fمحجوزنوع الوحدة الأساسية الموسعة
160x10محجوز
170x11محجوزقاعدة زمنية متوسطة (MTB)قاعدة زمنية دقيقة (FTB)تم القياس بوحدة بيكو ثانية.
180x12الحد الأدنى لزمن دورة ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، t CKAVG minبمضاعفات MTB؛ على سبيل المثال، 100/8 نانوثانية.
190x13أقصى زمن دورة ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، t CKAVG maxبمضاعفات MTB؛ على سبيل المثال، 60/8 نانوثانية.
200x141413121110987زمن استجابة CAS المدعوم بقناع البت
210x152221201918171615زمن استجابة CAS المدعوم بقناع البت
220x163029282726252423زمن استجابة CAS المدعوم بقناع البت
230x17نطاق CL المنخفضمحجوز363534333231زمن استجابة CAS المدعوم بقناع البت
240x18الحد الأدنى لوقت استجابة CAS، t AA minبمضاعفات MTB؛ على سبيل المثال، 1280/8 نانوثانية.
250x19الحد الأدنى لوقت التأخير من RAS إلى CAS، t RCD minبمضاعفات MTB؛ على سبيل المثال، 60/8 نانوثانية.
260x1aالحد الأدنى لوقت تأخير الشحن المسبق للصف، t RP minبمضاعفات MTB؛ على سبيل المثال، 60/8 نانوثانية.
270x1bاللقمات العلوية لـ t RAS min و t RC min
280x1cالحد الأدنى لوقت التأخير بين التنشيط والشحن المسبق، t RAS min أقل بايت أهميةبمضاعفات الدراجات الجبلية
290x1dالحد الأدنى لوقت التأخير بين التنشيط والتنشيط/التحديث، t RC min أقل بايت أهميةبمضاعفات الدراجات الجبلية
300x1eالحد الأدنى لوقت تأخير استعادة التحديث، t RFC1 دقيقة أقل بايت أهميةبمضاعفات الدراجات الجبلية
310x1fالحد الأدنى لوقت تأخير استعادة التحديث، t RFC1 دقيقة البايت الأكثر أهميةبمضاعفات الدراجات الجبلية
320x20الحد الأدنى لوقت تأخير استعادة التحديث، t RFC2 min أقل بايت أهميةبمضاعفات الدراجات الجبلية
330x21الحد الأدنى لوقت تأخير استعادة التحديث، t RFC2 min البايت الأكثر أهميةبمضاعفات الدراجات الجبلية
340x22الحد الأدنى لوقت تأخير استعادة التحديث، t RFC4 min أقل بايت أهميةبمضاعفات الدراجات الجبلية
350x23الحد الأدنى لوقت تأخير استعادة التحديث، t RFC4 min البايت الأكثر أهميةبمضاعفات الدراجات الجبلية
360x24محجوزt FAW min أهم قضمة
370x25الحد الأدنى لوقت تأخير نافذة التنشيط هو أربعة، t FAW min أقل بايت أهميةبمضاعفات الدراجات الجبلية
380x26الحد الأدنى لوقت التأخير بين التفعيلين، t RRD_S min، مجموعة بنكية مختلفةبمضاعفات الدراجات الجبلية
390x27الحد الأدنى لوقت التأخير بين التفعيلين، t RRD_L min، ضمن نفس المجموعة المصرفيةبمضاعفات الدراجات الجبلية
400x28الحد الأدنى لوقت التأخير بين خوادم CAS، t CCD_L min، ضمن نفس المجموعة المصرفيةبمضاعفات الدراجات الجبلية
410x29لقمة علوية لـ t WR min
420x2aالحد الأدنى لوقت استعادة الكتابة، t WR minبمضاعفات الدراجات الجبلية
430x2bقضمات علوية لـ t WTR min
440x2cالحد الأدنى لوقت الكتابة إلى القراءة، t WTR_S min، مجموعة بنكية مختلفةبمضاعفات الدراجات الجبلية
450x2dالحد الأدنى لوقت الكتابة إلى القراءة، t WTR_L min، نفس مجموعة البنكبمضاعفات الدراجات الجبلية
49–590x2e–0x3bمحجوزقسم التكوين الأساسي
60–770x3c–0x4dتعيين بتات الموصل إلى ذاكرة الوصول العشوائي الديناميكية المتزامنة
78–1160x4e–0x74محجوزقسم التكوين الأساسي
1170x75إزاحة دقيقة لأقل وقت تأخير بين CAS، t CCD_L min، نفس البنكمضاعف المكمل الثنائي لوحدات FTB
1180x76إزاحة دقيقة للحد الأدنى لوقت تأخير التنشيط، t RRD_L min، نفس مجموعة البنكمضاعف المكمل الثنائي لوحدات FTB
1190x77إزاحة دقيقة للحد الأدنى لوقت تأخير التنشيط، t RRD_S min، مجموعة بنكية مختلفةمضاعف المكمل الثنائي لوحدات FTB
1200x78إزاحة دقيقة لأقل وقت تأخير بين التنشيط والتنشيط/التحديث، t RC minمضاعف المكمل الثنائي لوحدات FTB
1210x79إزاحة دقيقة لوقت تأخير الشحن المسبق للصف الأدنى، t RP minمضاعف المكمل الثنائي لوحدات FTB
1220x7aإزاحة دقيقة لأقل وقت تأخير من RAS إلى CAS، t RCD minمضاعف المكمل الثنائي لوحدات FTB
1230x7bإزاحة دقيقة لأقل زمن استجابة CAS، t AA minمضاعف المكمل الثنائي لوحدات FTB
1240x7cإزاحة دقيقة لأقصى زمن دورة لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، t CKAVG maxمضاعف المكمل الثنائي لوحدات FTB
1250x7dإزاحة دقيقة لأدنى زمن دورة لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، t CKAVG minمضاعف المكمل الثنائي لوحدات FTB
1260x7eرمز التكرار الدوري (CRC) لقسم التكوين الأساسي، البايت الأقل أهميةخوارزمية CRC16
1270x7fرمز التكرار الدوري (CRC) لقسم التكوين الأساسي، البايت الأكثر أهميةخوارزمية CRC16
128–1910x80–0xbfقسم خاص بالوحدةيعتمد على عائلة وحدة الذاكرة (UDIMM، RDIMM، LRDIMM)
192–2550xc0–0xffمعلمات خاصة ببنية الذاكرة الهجينة
256–3190x100–0x13fكتلة معلمات الوظيفة الموسعة
320–3210x140–0x141مصنعي الوحداتانظر JEP-106
3220x142موقع تصنيع الوحداترمز موقع التصنيع المحدد من قبل الشركة المصنعة
3230x143سنة تصنيع الوحدةممثل بنظام العد العشري المشفر ثنائياً (BCD)
3240x144أسبوع تصنيع الوحداتممثل بنظام العد العشري المشفر ثنائياً (BCD)
325–3280x145–0x148رقم الوحدة التسلسليتنسيق محدد من قبل الشركة المصنعة لرقم تسلسلي فريد عبر أرقام الأجزاء
329–3480x149–0x15cرقم قطعة الوحدةيجب ضبط رقم الجزء ASCII، والأرقام غير المستخدمة، على 0x20
3490x15dرمز مراجعة الوحدةرمز المراجعة المحدد من قبل الشركة المصنعة
350–3510x15e–0x15fرمز تعريف الشركة المصنعة لذاكرة الوصول العشوائي الديناميكية (DRAM)انظر JEP-106
3520x160تدرج ذاكرة الوصول العشوائي الديناميكية (DRAM)الخطوة المحددة من قبل الشركة المصنعة أو 0xFF في حالة عدم استخدامها
353–3810x161–0x17dبيانات خاصة بالشركة المصنعة
382–3830x17e–0x17fمحجوز

ذاكرة الوصول العشوائي الديناميكية DDR5

جدول أولي لذاكرة DDR5، بناءً على مواصفات JESD400-5. [ 15 ]

توسّع ذاكرة DDR5 جدول SPD إلى 1024 بايت. وتستخدم ذاكرة DDR5 ناقل I3C لجدول SPD.

محتويات SPD لذاكرة DDR5 SDRAM
بايتقليلملحوظات
ديسمبرعرافة76543210
00x00عدد البايتات في جهاز SPD
10x01مراجعة SPD لمعلمات التكوين الأساسية
20x02نوع بروتوكول أوامر ناقل المضيف / بايت المفتاح
30x03نوع بايت المفتاح / الوحدة
40x04أول كثافة وحزمة SDRAM
50x05أول عنونة SDRAM
60x06عرض الإدخال/الإخراج الأول لذاكرة الوصول العشوائي الديناميكية المتزامنة
70x07أول مجموعات بنوك SDRAM والبنوك لكل مجموعة بنكية
80x08كثافة وتغليف ذاكرة الوصول العشوائي الديناميكية المتزامنة الثانية
90x09معالجة ذاكرة الوصول العشوائي الديناميكية الثانية
100x0aعرض الإدخال/الإخراج الثاني لذاكرة الوصول العشوائي الديناميكية المتزامنة
110x0bمجموعات بنوك SDRAM الثانية والبنوك لكل مجموعة بنكية
120x0cميزات اختيارية لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
130x0dخيارات التبريد والإنعاش
140x0eمحجوز
150x0fمحجوز
160x10الجهد الاسمي لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، VDD

شريحة EEPROM

توجد ثلاثة أجيال رئيسية من ذاكرة EEPROM كما هو موضح في معايير JEDEC: EE1002 بسعة 256 بايت لتقنية DDR3 وما قبلها، وEE1004 بسعة 512 بايت لتقنية DDR4، وSPD5118 بسعة 1024 بايت لتقنية DDR5. يُعدّ EE1002 هو ذاكرة EEPROM القياسية من السلسلة 24. أما EE1004 فهو ذاكرة EEPROM الأحدث من السلسلة 34، ويختلف عنها بشكل رئيسي في احتوائه على أمر "تبديل الصفحات" الذي يسمح بالوصول إلى محتواها الكامل (إلى جانب اختلافات أخرى). بينما يختلف SPD5118 اختلافًا كبيرًا.

توجد أيضًا إصدارات مستشعر حراري من EE1002 و EE1004، لكنها تستخدم نفس البروتوكول لجزء SPD الخاص بها.

معالجة

كما ذُكر أعلاه، يستخدم SPD ثلاثة أطراف لعنونة ما يصل إلى 8 وحدات منفصلة من 0 إلى 7. هذا صحيح فقط بالنسبة لـ EE1002 وEE1004؛ يستخدم SPD5118 طرفًا واحدًا مع مقاومات تأريض لتحديد هوية الوحدة من 0 إلى 7. [ 16 ] : § 2.7

بالنسبة لـ EE1002 وEE1004، يتراوح نطاق عناوين I²C بين 0x50 و0x57. كما تستخدم هذه الوحدات نطاق عناوين I²C بين 0x30 و0x37 إذا لم تكن محمية ضد الكتابة (انظر أدناه). في حال وجود مستشعر حراري مرتبط بها، فإنها تستخدم نطاق عناوين I²C بين 0x18 و0x1F. جميع هذه القيم عبارة عن عناوين I²C مكونة من سبعة بتات، تبدأ ببادئة رمز تعريف نوع الجهاز (DTIC) مع SA0-2: لقراءة (1100) من الفتحة 3، يتم استخدام . مع بت القراءة/الكتابة الأخير، تُشكل هذه القيمة رمز اختيار الجهاز المكون من 8 بتات. [ 17 ]110 0011 = 0x33

يحتوي جهاز 5118 على العديد من الأجهزة. يقع الموزع نفسه في النطاق 0x50–0x57، كما كان من قبل. يتم عنونة الأجهزة المحلية من خلال الموزع باستخدام بروتوكول I²C . [ 16 ] : § 2.7

حماية الكتابة

يحتوي جهاز EE1002 على ثلاث طبقات لحماية الكتابة. الطبقة المادية عبارة عن دبوس WC#؛ عند خفض جهده، يمنع جميع عمليات الكتابة. أما الطبقة البرمجية فتتمثل في بضعة أوامر. يتطلب تغيير حماية الكتابة البرمجية تطبيق جهد V HV (بدلاً من جهود المنطق 0 أو 1 المعتادة) على دبوس العنوان SA0 مع تركيبات محددة لدبابيس SA الأخرى. ونتيجة لذلك، لا يوجد تمييز لمعرف الفتحة. [ 18 ] الطبقة الأخيرة هي الطبقة "الدائمة"، وهي أمر يمكن إرساله لجعل أول 128 بايت غير قابلة للتغيير بشكل دائم. [ 19 ]

لا يحتوي جهاز EE1004 على دبوس WC# أو طبقة "دائمة". يحتوي على أربعة أوامر لضبط حالة الحماية ضد الكتابة لكل شريحة من شرائح الجهاز (باستخدام قيم مختلفة) بشكل منفصل، وأمر واحد لمسحها جميعًا دفعة واحدة. تتطلب هذه الأوامر جميعها تشغيل V HV كما في السابق. [ 20 ]

يحتوي SPD5118 على نمطين للحماية. في وضع التشغيل العادي، عند توصيل طرف العنوان بالأرضي (GND) عبر مقاوم، لا يمكن إضافة الحماية إلا إلى شرائح بحجم 64 بايت، ولا يمكن إزالتها. أما في وضع "الاختبار"، عند توصيل طرف العنوان بالأرضي (GND) مباشرةً، فيمكن إزالة هذه البتات بحرية. [ 16 ] : § 2.7 (يحتوي الموزع نفسه أيضًا على عدد من السجلات المتطايرة وغير المتطايرة المستقلة عن جزء EEPROM. بعض هذه السجلات "محمية بكلمة مرور"، فلا يمكن قراءتها أو الكتابة إليها إلا بعد إدخال القيمة الصحيحة في "سجلات كلمة المرور").

في العديد من أجهزة الكمبيوتر الحديثة المزودة بذاكرة DDR4 أو DDR5 DIMM، يقوم نظام UEFI/BIOS بتحديد ذاكرة SPD EEPROM كذاكرة للقراءة فقط عند اكتمال تهيئة الذاكرة أثناء بدء التشغيل. وهذا يجعل من الصعب على برامج مثل Thaiphoon Burner تعديل ذاكرة SPD EEPROM.

الإضافات

لا يحدد معيار JEDEC سوى بعض بايتات SPD. تتسع البيانات الأساسية (حتى DDR3) في أول 64 بايت، [ 6 ] [ 7 ] [ 21 ] [ 22 ] [ 23 ] بينما يُخصص جزء من المساحة المتبقية لتعريف الشركة المصنعة. مع ذلك، تم اعتماد ذاكرة EEPROM بسعة 256 بايت (حتى DDR3). وقد استُخدمت المساحة المتبقية في العديد من التطبيقات.

تأتي الذاكرة عادةً مع توصيات توقيت متحفظة في ذاكرة القراءة فقط (SPD ROM) لضمان الأداء الأساسي على جميع الأنظمة. غالبًا ما يقضي المستخدمون المتحمسون وقتًا طويلاً في ضبط توقيتات الذاكرة يدويًا لزيادة السرعة. يتطلب تفعيل التكوينات الخاصة مثل Intel XMP أو AMD EXPO عادةً اختبارات إضافية لضمان استقرار النظام [ 24 ] ، وقد يؤدي استخدامها خارج نطاق المواصفات المنشورة من قِبل الشركة المصنعة إلى إلغاء ضمان وحدة المعالجة المركزية. [ 25 ] [ 26 ] [ 27 ]

ملفات تعريف الأداء المحسّنة (EPP)

تُعدّ ملفات تعريف الأداء المحسّنة (EPP) امتدادًا لتقنية SPD، طوّرتها شركتا Nvidia و Corsair ، وتتضمن معلومات إضافية لتحسين أداء ذاكرة DDR2 SDRAM ، بما في ذلك معلومات جهد التغذية وتوقيت الأوامر غير المشمولة في مواصفات JEDEC SPD. تُخزّن معلومات EPP في ذاكرة EEPROM نفسها، ولكن في البايتات من 99 إلى 127، وهي غير مستخدمة في تقنية DDR2 SPD القياسية. [ 28 ]

استخدام ذاكرة القراءة فقط EPP SPD
بايتمقاسالملفات الشخصية الكاملةالملفات الشخصية المختصرة
99–1035رأس EPP
104–1096الملف الشخصي FP1الملف الشخصي AP1
110–1156الملف الشخصي AP2
116–1216الملف الشخصي FP2الملف الشخصي AP3
122–1276الملف الشخصي AP4

صُممت هذه المعايير خصيصًا لتتوافق مع وحدة تحكم الذاكرة في شرائح nForce 5 و nForce 6 و nForce 7. تشجع Nvidia دعم تقنية EPP في BIOS لشرائح اللوحات الأم المتطورة. يهدف ذلك إلى توفير " كسر سرعة المعالج بنقرة واحدة " لتحسين الأداء بأقل جهد.

تُطلق شركة Nvidia على ذاكرة EPP المُعتمدة من حيث الأداء والاستقرار اسم "ذاكرة جاهزة لتقنية SLI". [ 29 ] وقد أثار مصطلح "ذاكرة جاهزة لتقنية SLI" بعض اللبس، إذ لا علاقة له بتقنية SLI للفيديو . يُمكن استخدام ذاكرة EPP/SLI مع بطاقة فيديو واحدة (حتى لو لم تكن من إنتاج Nvidia)، كما يُمكن تشغيل نظام فيديو SLI متعدد البطاقات دون الحاجة إلى ذاكرة EPP/SLI.

يدعم الإصدار الموسع، EPP 2.0، ذاكرة DDR3 أيضًا. [ 30 ]

ملف تعريف الذاكرة المتطرفة من إنتل (XMP)

تم تطوير امتداد JEDEC SPD مماثل من قِبل شركة إنتل لوحدات ذاكرة DDR3 SDRAM DIMM، واستُخدم لاحقًا في ذاكرة DDR4 و DDR5 SDRAM أيضًا. يستخدم XMP البايتات من 176 إلى 255، وهي غير مخصصة من قِبل JEDEC، لترميز توقيتات الذاكرة عالية الأداء. [ 31 ]

لاحقًا، طورت AMD تقنية AMP، وهي تقنية مكافئة لتقنية XMP، لاستخدامها في سلسلة وحدات الذاكرة "Radeon Memory" المُحسّنة للعمل على منصات AMD. [ 32 ] [ 33 ] علاوة على ذلك، قام مطورو اللوحات الأم بتطبيق تقنياتهم الخاصة لتمكين لوحاتهم الأم المتوافقة مع AMD من قراءة ملفات تعريف XMP: تقدم MSI تقنية A-XMP، [ 34 ] بينما تقدم ASUS تقنية DOCP (ملف تعريف كسر السرعة المباشر)، وتقدم Gigabyte تقنية EOCP (ملف تعريف كسر السرعة الموسع). [ 35 ]

DDR3 XMP

استخدام XMP SPD ROM [ 36 ]
بايتات DDR3مقاسيستخدم
176–1849رأس XMP
185–21935ملف تعريف XMP 1 ("إعدادات المتحمسين")
220–25435ملف تعريف XMP 2 (إعدادات "متطرفة")

يحتوي رأس الملف على البيانات التالية. والأهم من ذلك، أنه يحتوي على قيمة "قاعدة زمنية متوسطة" (MTB)، كعدد نسبي من النانوثانية (القيم الشائعة هي 1/8، 1/12، و1/16 نانوثانية). وتُعبّر العديد من قيم التوقيت اللاحقة الأخرى عن عدد صحيح من وحدات MTB.

يتضمن رأس الملف أيضًا عدد وحدات DIMM لكل قناة ذاكرة تم تصميم الملف الشخصي لدعمها؛ قد لا يؤدي تضمين المزيد من وحدات DIMM إلى نتائج جيدة.

بايتات رأس XMP [ 36 ]
بايت DDR3أجزاءيستخدم
1767:0رقم XMP السحري، البايت 1، 0x0C
1777:0رقم XMP السحري، البايت 2، 0x4A
1780تم تفعيل الملف الشخصي 1 (إذا كان 0، فسيتم تعطيله)
1تم تفعيل الملف الشخصي 2
3:2ملف تعريف 1 DIMMs لكل قناة (1-4 مشفرة كـ 0-3)
5:4ملف تعريف 2 DIMM لكل قناة
7:6محجوز
1793:0رقم الإصدار الثانوي لـ XMP (x.0 أو x.1)
7:4رقم الإصدار الرئيسي لملف XMP (0.x أو 1.x)
1807:0توزيعات أرباح متوسطة الأجل للملف الشخصي 1
1817:0قاسم القاعدة الزمنية المتوسطة للملف الشخصي 1 (MTB = المقسوم/المقسوم عليه ns)
1827:0توزيعات الأرباح متوسطة الأجل للملف الشخصي 2 (مثال 8)
1837:0قاسم قاعدة الوقت المتوسطة للملف الشخصي 2 (على سبيل المثال 1، مما يعطي MTB = 1/8 نانوثانية)
1847:0محجوز
بايتات ملف تعريف XMP [ 36 ]
بايت DDR3 1بايت DDR3 2أجزاءيستخدم
1852200جهد Vdd للوحدة (0.00 أو 0.05)
4:1أجزاء جهد Vdd للوحدة (0.0–0.9)
6:5وحدات جهد Vdd للوحدة (0-2)
7محجوز
1862217:0الحد الأدنى لفترة ساعة SDRAM t CK min (وحدات MTB)
1872227:0الحد الأدنى لوقت استجابة CAS t AA min (وحدات MTB)
1882237:0زمن استجابة CAS المدعوم (خريطة بت، 4-11 مشفرة كبتات 0-7)
1892246:0زمن استجابة CAS المدعوم (خريطة بت، 12-18 مشفرة كبتات 0-6)
7محجوز
1902257:0الحد الأدنى لوقت استجابة الكتابة CAS t CWL min (وحدات MTB)
1912267:0الحد الأدنى لوقت تأخير الشحن المسبق للصف t RP min (وحدات الدراجات الجبلية)
1922277:0الحد الأدنى لوقت التأخير من RAS إلى CAS t RCD min (وحدات MTB)
1932287:0الحد الأدنى لوقت استعادة الكتابة t WR min (وحدات MTB)
1942293:0t RAS min upper nibble (bits 11:8)
7:4t RC min upper nibble (bits 11:8)
1952307:0الحد الأدنى لوقت التأخير بين الشحن النشط والشحن المسبق t RAS min bits 7:0 (وحدات MTB)
1962317:0الحد الأدنى لوقت التأخير بين التنشيط والتحديث t RC min bits 7:0 (وحدات MTB)
1972327:0الحد الأقصى لمتوسط ​​فترة التحديث t REFI lsbyte (وحدات MTB)
1982337:0الحد الأقصى لمتوسط ​​فترة التحديث t REFI مللي بايت (وحدات MTB)
1992347:0الحد الأدنى لوقت تأخير استعادة التحديث t RFC min lsbyte (وحدات MTB)
2002357:0الحد الأدنى لوقت تأخير استعادة التحديث t RFC min مللي بايت (وحدات MTB)
2012367:0الحد الأدنى لوقت تأخير أمر القراءة الداخلية للشحن المسبق t RTP min (وحدات MTB)
2022377:0الحد الأدنى لوقت التأخير بين الصفوف النشطة t RRD min (وحدات MTB)
2032383:0t FAW min upper nibbble (bits 11:8)
7:4محجوز
2042397:0الحد الأدنى لوقت تأخير نافذة التنشيط t FAW min bits 7:0 (وحدات MTB)
2052407:0الحد الأدنى لوقت تأخير أمر الكتابة إلى القراءة الداخلي t WTR min (وحدات MTB)
2062412:0ضبط وقت استجابة أمر الكتابة إلى القراءة (0-7 دورات ساعة)
3اكتب لقراءة إشارة تعديل دوران الأمر (0 = سحب للداخل، 1 = دفع للخارج)
6:4ضبط وقت استجابة أمر القراءة والكتابة (0-7 دورات ساعة)
7اقرأ لكتابة إشارة تعديل دوران الأمر (0 = سحب للداخل، 1 = دفع للخارج)
2072422:0تعديل وقت استجابة الأوامر المتتالية (0-7 دورات ساعة)
3علامة تعديل الدوران المتتالية (0 = سحب للداخل، 1 = دفع للخارج)
7:4محجوز
2082437:0وضع معدل أوامر النظام. 0 = الوضع الافتراضي لـ JTAG، وإلا بوحدات خاصة من MTB × t CK /ns. على سبيل المثال، إذا كان MTB يساوي 1/8 ns، فهذا بوحدات 1/8 دورة ساعة.
2092447:0أداء التحديث الذاتي التلقائي لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM). تشير النسخة القياسية 1.1 إلى أن التوثيق قيد الإعداد .
210–218245–2537:0محجوز
2192547:0رمز شخصي محجوز خاص بالبائع.

ملفات تعريف AMD الموسعة لكسر السرعة (EXPO)

تُعدّ تقنية EXPO (ملفات تعريف كسر السرعة الموسعة من AMD) امتدادًا لتقنية JEDEC SPD، طُوّرت خصيصًا لوحدات ذاكرة DDR5 DIMM لتطبيق ملف تعريف كسر سرعة تلقائي بنقرة واحدة على ذاكرة النظام. [ 37 ] [ 38 ] تتضمن وحدات ذاكرة AMD DIMM المعتمدة بتقنية EXPO توقيتات مُحسّنة مُعتمدة للعمل على معالجات Zen 4. [ 39 ] على عكس معيار XMP المغلق من Intel، فإن معيار EXPO مفتوح المصدر ومجاني . [ 38 ] ويمكن استخدامه على منصات Intel. [ 38 ] عند إطلاقها في سبتمبر 2022، ستتوفر 15 مجموعة ذاكرة RAM من الشركاء معتمدة بتقنية EXPO، تصل سرعتها إلى 6400 ميجا نقلة/ثانية. [ 40 ]

إكسبو زمن استجابة منخفض للغاية (ULL)

أعلنت AMD في معرض Computex 2026 عن تقنية EXPO Ultra Low Latency (EXPO ULL)، وهي تحسين لتقنية EXPO يسمح بتحديد توقيتات فرعية إضافية، بما في ذلك t REFI (فترة التحديث)، وt RRD_S (تأخير RAS قصير المدى)، وt WR (وقت استعادة الكتابة)، بالإضافة إلى إمكانية تحديد جهد V DDP . [ 41 ] [ 42 ] ستكون تقنية EXPO ULL متوافقة مع اللوحات الأم الحالية المتوافقة مع EXPO، مع احتمال الحاجة إلى تحديث BIOS. [ 42 ] بالنسبة لذاكرة DDR5-6000، ادعت AMD زيادة بنسبة 4% في كل من متوسط ​​معدل الإطارات في الثانية (fps ) وانخفاض معدل الإطارات في الثانية بنسبة 1% في 30 لعبة تم اختبارها على معالج Ryzen 7 9700X، مقارنةً بوحدات DIMM من نوع EXPO غير المزودة بتقنية ULL. [ 42 ] وأكدت AMD أن أسعار مجموعات ذاكرة الوصول العشوائي (RAM) المزودة بتقنية EXPO ULL ستكون "مماثلة فعليًا" لأسعار مجموعات EXPO غير المزودة بتقنية ULL. [ 42 ] في المقابل، توقعت شركة جي سكيل أسعارًا أعلى، مشيرة إلى الحاجة إلى تصنيف أكثر صرامة. [ 43 ]

ذاكرة خاصة بالبائع

من الاستخدامات الخاطئة الشائعة كتابة معلومات في مناطق ذاكرة محددة لربط وحدات ذاكرة خاصة بمورد معين بنظام محدد. ومن المعروف أن شركة فوجيتسو تكنولوجي سوليوشنز تقوم بذلك. وعادةً ما تؤدي إضافة وحدة ذاكرة مختلفة إلى النظام إلى رفض أو اتخاذ إجراءات مضادة أخرى (مثل الضغط على مفتاح F1 عند كل تشغيل).

02 0E 00 01-00 00 00 EF-02 03 19 4D-BC 47 C3 46 ...........MGF 53 43 00 04-EF 4F 8D 1F-00 01 70 00-01 03 C1 CF SC...O....p.....

هذا ناتج  وحدة ذاكرة سعة 512 ميجابايت من شركة مايكرون تكنولوجيز، تحمل علامة فوجيتسو-سيمنز للحواسيب، لاحظ سلسلة "FSC" (46 53 43). يرفض نظام BIOS وحدات الذاكرة التي لا تحتوي على هذه المعلومات بدءًا من الإزاحة 128h.

تستخدم بعض أجهزة الكمبيوتر المحمولة من نوع Packard Bell AMD هذه الطريقة أيضًا، وفي هذه الحالة قد تختلف الأعراض، ولكنها قد تؤدي إلى وميض المؤشر بدلًا من صوت تنبيه. ومن الجدير بالذكر أن هذا قد يكون أيضًا أحد أعراض تلف نظام BIOS. [ 44 ] مع ذلك، فإن ترقية ذاكرة الوصول العشوائي من 2  جيجابايت إلى 4  جيجابايت قد تؤدي أيضًا إلى مشاكل.

قراءة وكتابة معلومات اضطراب المعالجة الحسية

يقوم مصنّعو وحدات الذاكرة بكتابة معلومات SPD إلى ذاكرة EEPROM الموجودة على الوحدة. وتقرأ أنظمة BIOS الخاصة باللوحات الأم معلومات SPD لضبط إعدادات وحدة التحكم بالذاكرة.

ناقل SMBus المدمج

يُعدّ مُتحكّم ناقل SMBus في اللوحة الأم الطريقة المباشرة للوصول إلى بيانات SPD على وحدة الذاكرة المتصلة بها. تسمح بعض شرائح اللوحة الأم بتحديد ما إذا كان ينبغي حماية بيانات SPD ضد الكتابة. وللسماح بالوصول بهذه الطريقة، يجب أن يدعم نظام التشغيل ناقل SMBus، وأن يحتوي على برامج تشغيل مناسبة لذاكرة EEPROM، وأن يكون ناقل SMBus في اللوحة الأم متصلاً بذاكرة EEPROM الخاصة ببيانات SPD.

  • (R) في أنظمة لينكس وفري بي إس دي ، يقوم برنامج مساحة المستخدمdecode-dimms المُقدم من قِبل ( i2c-toolsR) بفك تشفير وطباعة معلومات معيار JEDEC على أي ذاكرة تحتوي على معلومات SPD في الحاسوب. بالنسبة لذاكرة SPD ما قبل DDR4، يتطلب البرنامج إما برنامج التشغيل "eeprom" أو "at24" (ذاكرة EEPROM من سلسلة 24). أما بالنسبة لذاكرة SPD من DDR4، فيتطلب البرنامج إما برنامج التشغيل "eeprom" أو برنامج التشغيل "ee1004" (ذاكرة EEPROM من سلسلة 34 المُعرّفة في معيار JEDEC EE1004). [ 45 ] [ 46 ] في توزيعات لينكس القديمة، كان برنامج decode-dimms.pl مُتاحًا كجزء من حزمة lm_sensors .
    • (W) eeprogتسمح الأداة من i2c-tools بالكتابة إلى ذاكرة EEPROM من السلسلة 24، أي حتى DDR3.
  • (RW) في أنظمة لينكس وفري بي إس دي ، يقوم برنامج بايثون spd-eepromبقراءة وكتابة ذاكرات EEPROM من سلسلة AT24 وEE1004. يوفر البرنامج فقط قراءة وكتابة SMBus الخام، وليس فك التشفير. متطلبات برنامج التشغيل هي نفسها المذكورة في [ 47 ]i2c-tools .
  • (R) في OpenBSD 4.3+ و NetBSD 5.0+، يقوم برنامج التشغيل spdmem(4) بالوصول إلى EEPROM من خلال SMBus لتوفير معلومات حول وحدات الذاكرة (جزء معيار JEDEC فقط).
  • (R) يقوم برنامج Coreboot بقراءة واستخدام معلومات SPD لتهيئة جميع وحدات التحكم بالذاكرة في الحاسوب، بما في ذلك التوقيت والحجم وخصائص أخرى. ويهدف Coreboot إلى العمل كبرنامج ثابت للحاسوب، ليحل محل BIOS (أو BIOS المُفعّل بتقنية UEFI ).
  • (R) HWiNFO و CPU-Z و Speccy هي برامج مايكروسوفت ويندوز التي تقرأ وتعرض معلومات SPD، بما في ذلك XMP والامتدادات الأخرى. [ 48 ]
  • برنامج Thaiphoon Burner ( برنامج مهجور ) هو برنامج لنظام ويندوز يسمح بالقراءة والكتابة من وإلى وحدات الذاكرة SPD حتى DDR4 (بما في ذلك XMP). وSPDtool هو برنامج مهجور آخر له غرض مشابه.

ميزات أخرى لـ SMBus

مستشعر درجة الحرارة

تضع JEDEC معايير لمستشعرات درجة الحرارة القابلة للعنونة عبر SMBus على شرائح الذاكرة. TS3000 مخصص للمستشعر المستقل حتى DDR3. TSE2002 هو مستشعر مدمج لـ SPD ودرجة الحرارة حتى DDR3. TSE2004 هو مستشعر مدمج لـ SPD ودرجة الحرارة لـ DDR4. SPD5118 هو "المحور" الذي يدمج درجة الحرارة وSPD على DDR5.

التحكم في مصابيح LED RGB

تدعم بعض وحدات الذاكرة (خاصةً في أجهزة الكمبيوتر المخصصة للألعاب ) [ 49 ] مصابيح LED من نوع RGB يتم التحكم بها بواسطة أوامر SMBus خاصة. يتيح ذلك التحكم في لون مصابيح LED دون الحاجة إلى موصلات وكابلات إضافية. وقد تم استغلال برامج تشغيل نواة نظام التشغيل Windows من عدة مصنّعين، واللازمة للتحكم في هذه المصابيح، للحصول على صلاحيات وصول تتراوح بين الوصول الكامل إلى ذاكرة النواة، والتحكم في سجلات MSR ومنافذ الإدخال/الإخراج، وذلك مرات عديدة في عام 2020 وحده. [ 50 ] [ 51 ] [ 52 ]

SMBIOS

يقوم نظام SMBIOS بنقل بيانات الذاكرة من نظام BIOS إلى الحاسوب. ويتم الوصول إلى هذه المعلومات بواسطة برنامج dmidecode ، الذي يعمل على أنظمة Linux و FreeBSD و NetBSD و OpenBSD و BeOS و Cygwin و Solaris . ومع ذلك، فهو لا يصل إلى معلومات SPD، بل إلى معلومات SMBIOS، لذا قد تكون البيانات محدودة أو غير صحيحة. [ 53 ]

SMBus خارج الموقع

بإزالة شريحة EEPROM ونقلها إلى مكان آخر، يمكن الحصول على وصول مباشر أكثر إلى ناقل SMBus. وهذا يساعد على إزالة التداخل من الشرائح الإلكترونية.

أجهزة الكمبيوتر المحمولة وكاميرات الويب

من الاستخدامات غير الشائعة لأجهزة الكمبيوتر المحمولة القديمة استخدامها كقارئات SMBus عامة، حيث يمكن تعطيل ذاكرة EEPROM الداخلية الموجودة على الوحدة بمجرد قراءتها بواسطة BIOS، مما يجعل ناقل البيانات متاحًا للاستخدام. وتتمثل الطريقة المستخدمة في خفض مستوى خطي A0 وA1 لإيقاف تشغيل الذاكرة الداخلية، مما يسمح للجهاز الخارجي بالوصول إلى ناقل SMBus. بعد ذلك، يمكن لنظام Linux مخصص أو تطبيق DOS الوصول إلى الجهاز الخارجي. ومن الاستخدامات الشائعة استعادة البيانات من رقائق ذاكرة شاشة LCD لتحديث شاشة عامة في جهاز كمبيوتر محمول خاص.

تتمثل إحدى التقنيات ذات الصلة في إعادة برمجة الشريحة الموجودة على كاميرات الويب، والتي غالبًا ما تُرفق مع العديد من أجهزة الكمبيوتر المحمولة، نظرًا لسرعة ناقل البيانات العالية فيها. بل ويمكن تعديلها بحيث يمكن قراءة وكتابة شرائح سلسلة 25، المستخدمة عادةً في تخزين ذاكرة القراءة فقط UEFI الخاصة باللوحة الأم، وذلك لحماية الشريحة من التلف.

في بعض الرقائق، من الجيد أيضًا فصل خطوط حماية الكتابة حتى لا يتم مسح الرقائق الموجودة على اللوحة أثناء إعادة البرمجة.

مشاكل توليد الرقائق

لسوء الحظ، لا يعمل هذا إلا مع ذاكرة DDR3 وما دونها، حيث تستخدم ذاكرة DDR4 طراز شريحة مختلفًا (سلسلة 34) ليتوافق مع وحدة SPD بسعة 512 بايت (مقارنةً بـ 256 بايت في الأجيال السابقة). تقسم واجهة هذه الشريحة (EE1004/TSE2004) مساحة التخزين إلى صفحتين، وتتطلب تبديل الصفحات لقراءة أو كتابة الشريحة بأكملها.

بعض الشرائح لا تتفاوض بشكل صحيح على قراءة رقائق EEPROM من سلسلة 34، لذا قد تفشل في قراءتها تمامًا. وقد يُظهر البرنامج رسالة "برنامج تشغيل SMBus غير متوافق؟" كرد فعل.

تستخدم ذاكرة DDR5 تصميمًا أكثر تعقيدًا، وهو "المحور" SPD5118 مع مضاعفة أخرى للسعة.

على المعدات القديمة

تتطلب بعض الأجهزة القديمة استخدام وحدات SIMM مزودة بتقنية الكشف المتوازي عن الوجود (المعروفة اختصارًا بـ PD). وتستخدم بعض هذه الأجهزة ترميز PD غير قياسي، وخاصةً أجهزة كمبيوتر IBM وطابعات Hewlett-Packard LaserJet وغيرها.

انظر أيضاً

مراجع

  1. ↑ توماس ب. كونيغ؛ ناثان جون (3 فبراير 1997)، "الكشف عن الوجود المتسلسل على وشك أن يصبح محط الأنظار" ، الأخبار الإلكترونية ، 43 (2153)
  2. ↑ دين كينت (24 أكتوبر 1998). "دليل رام" . تومز هاردوير .
  3. ↑ شيمبي، أناند لال. "ذاكرة الوصول العشوائي الديناميكية المتزامنة PC100: مقدمة" . www.anandtech.com . مؤرشف من الأصل بتاريخ 24 مايو 2011.
  4. ↑ ملاحظة التطبيق INN-8668-APN3: معايير بيانات SDRAM SPD ، memorytesters.com
  5. ↑ مواصفات الكشف التسلسلي عن وجود ذاكرة الوصول العشوائي الديناميكية المتزامنة (SPD) للحاسوب الشخصي (ملف PDF) ، 1.2A، ديسمبر 1997، صفحة 28، مؤرشفة من الأصل (ملف PDF) في 31 مايو 2014 ، تم استرجاعها في 30 مايو 2014 
  6. 1 2 معيار JEDEC 21-C القسم 4.1.2.4 "SPDs لـ DDR SDRAM"
  7. 1 2 معيار JEDEC 21-C القسم 4.1.2.10 "مواصفات SPD الخاصة بذاكرة DDR2 SDRAM"
  8. ↑ "فهم جدول الكشف التسلسلي عن وجود ذاكرة DDR3 (SPD)" . مؤرشف من الأصل في 22 ديسمبر 2015. تم الاطلاع عليه في 29 مايو 2010 .
  9. ↑ الملحق ك من معيار JESD21-C: الكشف التسلسلي عن وجود وحدات DDR3 SDRAM ، الإصدار 4، مراجعة SPD 1.1
  10. ↑ الملحق ك من معيار JESD21-C: الكشف التسلسلي عن وجود وحدات ذاكرة الوصول العشوائي الديناميكية المتزامنة DDR3 ، الإصدار 6، مراجعة SPD 1.3
  11. ↑ ديلفار، جان. " [ تحديث ] eeprom: برنامج تشغيل ee1004 جديد لذاكرة DDR4" . LKML . تم الاطلاع عليه في 7 نوفمبر 2019 .
  12. 1 2 JEDEC. "الملحق L: الكشف التسلسلي عن وجود البيانات (SPD) لوحدات ذاكرة الوصول العشوائي الديناميكية DDR4" (ملف PDF) . مؤرشف من الأصل في 21 فبراير 2020.
  13. ↑ JEDEC. "مواصفات أجهزة EE1004 وTSE2004 (مسودة)" (ملف PDF) . مؤرشف من الأصل بتاريخ 9 يوليو 2017. تم الاطلاع عليه بتاريخ 7 نوفمبر 2019 .
  14. ↑ الملحق L من معيار JESD21-C: الكشف التسلسلي عن وجود وحدات DDR4 SDRAM ، الإصدار 5
  15. ^ "JESD400-5B (JESD400-5B)" . جيديك . 2023 . تم الاسترجاع في 31 ديسمبر 2023 .
  16. 1 2 3 جهاز الكشف عن وجود الموزع التسلسلي SPD5118، المعيار JESD300-5B.01، الإصدار 1.5.1، مايو 2023
  17. ↑ معيار JEDEC 21-C القسم 4.1.4 "تعريف ذاكرة EEPROM التسلسلية للكشف عن الوجود (SPD) TSE2002av مع مستشعر درجة الحرارة (TS) لتطبيقات وحدة الذاكرة"
  18. ↑ "TN-04-42: حماية الكتابة التسلسلية لوحدة الذاكرة - الكشف عن وجودها" (ملف PDF) . شركة مايكرون .
  19. ↑ معيار JEDEC رقم 21-C 4.1.3 تعريف ذاكرة EEPROM الخاصة بكشف الوجود التسلسلي (SPD) EE1002 وEE1002A 4_01_03R19-01.pdf
  20. ↑ معيار JEDEC رقم 21-C 4.1.6 تعريفات ذاكرة EEPROM من نوع EE1004-v سعة 4 كيلوبت بتقنية الكشف التسلسلي عن الوجود (SPD) وذاكرة EEPROM من نوع TSE2004av سعة 4 كيلوبت بتقنية الكشف التسلسلي عن الوجود (SPD) مع مستشعر درجة الحرارة (TS) لتطبيقات وحدات الذاكرة 4_01_06R26-01-1.pdf
  21. ↑ معيار JEDEC 21-C القسم 4.1.2.11 "الكشف التسلسلي عن الوجود (SPD) لوحدات DDR3 SDRAM"
  22. ↑ معيار JEDEC 21-C القسم 4.1.2 "معيار الكشف عن وجود التسلسل، معيار عام"
  23. ↑ معيار JEDEC 21-C القسم 4.1.2.5 "البيانات المحددة لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)"
  24. ↑ "ما هو XMP، ولماذا هو مهم لذاكرة الوصول العشوائي؟" . How-To Geek. 21 سبتمبر 2023. تم الاطلاع عليه بتاريخ 19 مايو 2025 .
  25. ↑ "لماذا يُعدّ استخدام XMP ورفع تردد تشغيل الذاكرة أمرًا مقبولًا حتى لو أدى ذلك إلى إلغاء الضمان؟" . PCWorld. 16 مارس 2021. تم الاطلاع عليه بتاريخ 19 مايو 2025 .
  26. ↑ "احتراق معالج AMD Ryzen 7000: السبب هو جهد EXPO وSoC (رد AMD)" . موقع Tom's Hardware. 25 أبريل 2023. تاريخ الاطلاع: 19 مايو 2025 .
  27. ↑ "ملف تعريف الذاكرة المتطرفة من إنتل (Intel® XMP)" . إنتل . تم الاطلاع عليه بتاريخ 19 مايو 2025. قد يؤدي تغيير تردد الساعة أو الجهد إلى تلف المعالج ومكونات النظام الأخرى أو تقليل عمرها الافتراضي، وقد يقلل من استقرار النظام وأدائه. قد لا تسري ضمانات المنتج إذا تم تشغيل المعالج بما يتجاوز مواصفاته.
  28. ↑ مواصفات تصميم ملفات تعريف الأداء المحسّن لذاكرة DDR2 UDIMM (ملف PDF) ، إنفيديا ، 12 مايو 2006 ، تم الاطلاع عليه في 5 مايو 2009
  29. ↑ "موجز تقني - ذاكرة جاهزة لتقنية SLI مع ملفات تعريف أداء محسّنة، تعزيز أداء الذاكرة بنقرة واحدة وبدون متاعب" (ملف PDF) . مؤرشف من النسخة الأصلية (ملف PDF) بتاريخ 7 ديسمبر 2008.
  30. ↑ ملفات تعريف الأداء المحسّنة 2.0 (الصفحات 2-3)
  31. ↑ "ما هو ملف تعريف الذاكرة المتطرفة من إنتل (Intel XMP)؟" . إنتل . تم الاطلاع عليه بتاريخ 26 سبتمبر 2022 .
  32. ↑ "تقنية ملف تعريف الذاكرة - عزز أداء ذاكرة الوصول العشوائي لديك" . AMD . 2012. تم الاطلاع عليه بتاريخ 8 يناير 2018 .
  33. ↑ مارتن، رايان (23 يوليو 2012). "شركة AMD تُطلق معالج AMP المكافئ لتقنية XMP - eTeknix" . eTeknix . تاريخ الاسترجاع: 8 يناير 2018 .
  34. ↑ "شركة MSI هي أول علامة تجارية في العالم تُفعّل تقنية A-XMP على معالجات Ryzen لتحقيق أفضل أداء لذاكرة DDR4، وتُطلق طرازات جديدة" . MSI . 21 مارس 2017. تاريخ الاطلاع: 8 يناير 2018 .
  35. ↑ Tradesman1 (26 أغسطس 2016). "ماذا تعني XMP وDOCP وEOCP - تم الحل - الذاكرة" . منتديات Tom's Hardware . تم الاطلاع عليه في 8 يناير 2018 .{{cite web}}: صيانة CS1: الأسماء الرقمية: قائمة المؤلفين ( رابط )
  36. 1 2 3 "مواصفات ملف تعريف الذاكرة المتطرفة من إنتل (XMP)، الإصدار 1.1" (ملف PDF) . إنتل . أكتوبر 2007. مؤرشف من الأصل في 6 مارس 2012. تم الاطلاع عليه في 25 مايو 2010 .
  37. ↑ "ملفات تعريف AMD الموسعة لكسر السرعة" . AMD . تم الاطلاع عليه بتاريخ 26 سبتمبر 2022 .
  38. 1 2 3 روتش، جاكوب (6 سبتمبر 2022). "ما هو معرض AMD EXPO وهل يجب أن تحتوي ذاكرة DDR5 الخاصة بي عليه؟" . ديجيتال تريندز . تم الاطلاع عليه بتاريخ 26 سبتمبر 2022 .
  39. ↑ بونشور، جافين (30 أغسطس 2022). "تقنية ذاكرة AMD EXPO: ملفات تعريف كسر السرعة بنقرة واحدة لمعالجات Ryzen 7000" . AnandTech . مؤرشف من الأصل في 30 أغسطس 2022. تم الاطلاع عليه في 26 سبتمبر 2022 .
  40. ↑ "أعلنت AMD عن تقنية EXPO لرفع تردد تشغيل ذاكرة DDR5" . VideoCardz . 30 أغسطس 2022. تم الاطلاع عليه بتاريخ 26 سبتمبر 2022 .
  41. ذاكرة AMD فائقة السرعة منخفضة التأخير تُحسّن معدل الإطارات في الألعاب، وشركة G.Skill تُؤكد دقة التوقيت! . Hardware Unboxed (فيديو) . تايبيه: Hardware Unboxed. 6 يونيو 2026. يبدأ الحدث الساعة 5:33 . تم الاطلاع عليه في 6 يونيو 2026 – عبر يوتيوب .
  42. ١ ٢ ٣ ٤ روتش، جيك (٣ يونيو ٢٠٢٦). "تقول AMD إن ذاكرة DDR5 الجديدة ذات زمن الاستجابة المنخفض للغاية في معرض EXPO ستكون "بسعر مماثل فعليًا" للمجموعات الحالية - ستعمل الميزة على الشرائح الحالية، ولكنها ستتطلب وحدات DIMM جديدة" . Tom's Hardware . تم الاسترجاع في ٦ يونيو ٢٠٢٦ .
  43. ↑ كامبمان، جيفري (6 يونيو 2026). "جي. سكيل تشرح كيف تُتيح تقنية AMD EXPO ULL أداءً إضافيًا - حيث تسمح الملفات التعريفية الموسعة لمصنعي الذاكرة بتضمين تعديلات التوقيت الفرعي لأول مرة" . تومز هاردوير . تم الاطلاع عليه في 6 يونيو 2026 .
  44. ↑ "ترقية ذاكرة الوصول العشوائي (RAM) لجهاز Packard Bell LJ65" . منتدى Tom's Hardware . 9 يناير 2014.
  45. ^ "فك التشفير (1)" . صفحة ديبيان . تم الاسترجاع في 16 ديسمبر 2020 .
  46. ↑ "فك تشفير وحدات الذاكرة الرقمية" . www.freebsd.org . تم الاطلاع عليه بتاريخ 24 يناير 2021 .
  47. ↑ تشين، جاك (25 مايو 2025). "redchenjs/spd-eeprom" . جيت هاب .
  48. ↑ "HWiNFO - معلومات النظام الاحترافية والتشخيص" . HWiNFO .
  49. ↑ "ذاكرة VENGEANCE RGB PRO من سلسلة DDR4 | ذاكرة سطح المكتب | CORSAIR" . www.corsair.com . تم الاطلاع عليه بتاريخ 26 نوفمبر 2020 .
  50. ↑ ActiveCyber. ثغرة أمنية في برنامج تشغيل Viper RGB لرفع مستوى الصلاحيات المحلية (تقرير فني). CVE - 2019-18845 – عبر مؤسسة MITRE.
  51. ↑ ActiveCyber. ثغرة أمنية في برنامج تشغيل CORSAIR iCUE لرفع مستوى الصلاحيات المحلية (CVE-2020-8808) (تقرير فني). CVE - 2020-8808 – عبر مؤسسة MITRE.
  52. ↑ ActiveCyber. ACTIVE-2020-003: ثغرة أمنية في برنامج تشغيل التحكم في إضاءة Trident Z، تتمثل في رفع مستوى الصلاحيات المحلية (تقرير فني). CVE - 2020-12446 – عبر مؤسسة MITRE.
  53. ↑ "dmidecode: ما فائدته؟" . Linux.com | مصدر معلومات لينكس . 29 نوفمبر 2004.