كلمة تعليمات طويلة جداً

كلمة التعليمات الطويلة جدًا ( VLIW ) هي نوع من بنية مجموعة التعليمات المصممة لاستغلال التوازي على مستوى التعليمات (ILP) من خلال تحديد التعليمات التي يتم تنفيذها بالتوازي بشكل صريح مسبقًا.

تختلف معمارية VLIW عن معمارية المعالجات فائقة التوازي ، وهي النهج السائد لاستغلال التوازي على مستوى التعليمات (ILP)، حيث يكتشف الجهاز ويجدول التنفيذ المتوازي ديناميكيًا أثناء التشغيل. يتمثل الدافع الرئيسي لـ VLIW في تحقيق أداء أعلى دون تعقيد الأجهزة الذي تتسم به تصميمات المعالجات فائقة التوازي. تؤدي الدوائر اللازمة لتحليل تدفقات التعليمات بشكل متكرر وجدولة التنفيذ المتوازي أثناء التشغيل إلى زيادة مساحة الشريحة وتكلفتها واستهلاكها للطاقة، مع احتمال انخفاض سرعات الساعة.

يُشتق اسم VLIW من صيغة التعليمات الموجودة في معظم التطبيقات، حيث يقوم المُصرّف بتجميع العمليات المُراد تنفيذها بشكل متزامن في كلمة تعليمات واحدة عريضة تُرسل إلى وحدات التنفيذ كوحدة واحدة. قد تكون هذه الكلمات عريضة للغاية، إذ استخدمت بعض التطبيقات كلمات تعليمات بحجم كيلوبت واحد أو أكثر. لكن هذا ليس سوى أثر جانبي للطريقة الطبيعية لتنفيذ VLIW. السمة المميزة لـ VLIW هي أن ترتيب التنفيذ والتوازي يُكتشفان ويُحددان بدقة مسبقًا.

ينقل VLIW عبء تحديد التوازي من العتاد إلى المُصرّف. وهذا يزيد من تعقيد المُصرّف بشكل كبير، حيث يجب عليه جدولة التعليمات مع ضمان صحتها، وحل تعارضات الموارد (لوحدات التنفيذ، والسجلات، ومنافذ الذاكرة)، واستغلال التوازي الأكبر الذي يوفره عتاد VLIW الأبسط.

ابتكر جوش فيشر مفهوم بنية VLIW، ومصطلح VLIW نفسه، ضمن مجموعته البحثية في جامعة ييل في أوائل ثمانينيات القرن العشرين. ^{[ 1 ]} وقد طوّر فيشر أسلوب جدولة التتبع كطريقة تجميع لـ VLIW عندما كان طالب دراسات عليا في جامعة نيويورك . قبل VLIW، كان مفهوم جدولة وحدات التنفيذ مسبقًا والتوازي على مستوى التعليمات في البرمجيات راسخًا في ممارسة تطوير الشفرة المصغرة الأفقية .

تضمنت ابتكارات فيشر تطوير مُترجم قادر على استهداف الشفرة المصغرة الأفقية من البرامج المكتوبة بلغة برمجة عادية . أدرك أنه لتحقيق أداء جيد واستهداف جهاز ذي إصدار واسع ، سيكون من الضروري إيجاد توازي يتجاوز ما هو موجود عادةً داخل الكتلة الأساسية . كما طور أساليب جدولة المناطق لتحديد التوازي خارج الكتل الأساسية. تُعد جدولة التتبع إحدى هذه الأساليب، وتتضمن جدولة المسار الأكثر احتمالاً للكتل الأساسية أولاً، ثم إدراج شفرة تعويضية للتعامل مع الحركات التخمينية، ثم جدولة التتبع الثاني الأكثر احتمالاً، وهكذا، حتى تكتمل الجدولة.

كان ابتكار فيشر الثاني هو فكرة تصميم بنية وحدة المعالجة المركزية المستهدفة لتكون مناسبة للمترجم؛ أي أن المترجم وبنية معالج VLIW يجب أن يُصمما معًا. استُلهم هذا جزئيًا من الصعوبة التي لاحظها فيشر في جامعة ييل في ترجمة بنى مثل FPS164 من Floating Point Systems ، والتي كانت تمتلك بنية حوسبة معقدة لمجموعة التعليمات (CISC) تفصل بين بدء تنفيذ التعليمات والتعليمات التي تحفظ النتيجة، مما يتطلب خوارزميات جدولة معقدة للغاية. وضع فيشر مجموعة من المبادئ التي تميز تصميم VLIW الأمثل، مثل خطوط الأنابيب ذاتية التفريغ، وملفات التسجيل متعددة المنافذ العريضة ، وبنى الذاكرة . سهّلت هذه المبادئ على المترجمات إنتاج شفرة سريعة.

وُصِفَ أول مُترجم VLIW في أطروحة دكتوراه لجون إليس، بإشراف فيشر. سُمِّيَ المُترجم بولدوج، نسبةً إلى تميمة جامعة ييل. ^{[ 2 ]}

غادر فيشر جامعة ييل عام 1984 ليؤسس شركة ناشئة، Multiflow ، مع المؤسسين المشاركين جون أودونيل وجون روتنبرغ. أنتجت Multiflow سلسلة TRACE من الحواسيب العملاقة المصغرة بتقنية VLIW ، وشحنت أولى أجهزتها عام 1987. كانت تقنية VLIW من Multiflow قادرة على تنفيذ 28 عملية بالتوازي لكل تعليمة. تم تنفيذ نظام TRACE باستخدام مزيج من التكامل متوسط ​​النطاق (MSI) والتكامل واسع النطاق (LSI) والتكامل واسع النطاق جدًا (VLSI) ، مُغلّفة في خزائن، وهي تقنية أصبحت قديمة مع ازدياد فعالية التكلفة لدمج جميع مكونات المعالج (باستثناء الذاكرة) على شريحة واحدة.

كان استخدام تقنية Multiflow سابقًا لأوانه، إذ لم يتمكن من مواكبة الموجة التالية عندما بدأت بنى الرقائق الإلكترونية تسمح بمعالجات متعددة الإصدارات. وقد أدركت شركات أشباه الموصلات الكبرى قيمة تقنية Multiflow في هذا السياق، لذا تم ترخيص المترجم والبنية لاحقًا لمعظم هذه الشركات.

قد يؤدي المعالج الذي ينفذ كل تعليمة على حدة (أي بنية قياسية غير متوازية ) إلى استخدام موارد المعالج بشكل غير فعال، مما قد ينتج عنه أداء ضعيف. يمكن تحسين الأداء من خلال تنفيذ خطوات فرعية مختلفة من التعليمات المتسلسلة في وقت واحد (يُسمى التوازي )، أو حتى تنفيذ تعليمات متعددة بشكل كامل في وقت واحد كما هو الحال في البنى القياسية الفائقة . ويمكن تحقيق تحسين إضافي من خلال تنفيذ التعليمات بترتيب مختلف عن ترتيب ظهورها في البرنامج، ويُسمى هذا التنفيذ خارج الترتيب . ^{[ 3 ]}

تزيد هذه الطرق الثلاث من تعقيد المكونات المادية. قبل تنفيذ أي عمليات بالتوازي، يجب على المعالج التحقق من عدم وجود ترابط بين التعليمات . على سبيل المثال، إذا استُخدمت نتيجة تعليمة أولى كمدخل لتعليمة ثانية، فلا يمكن تنفيذهما في الوقت نفسه، ولا يمكن تنفيذ التعليمة الثانية قبل الأولى. وقد زادت المعالجات الحديثة غير المتسلسلة من موارد المكونات المادية التي تُجدول التعليمات وتحدد الترابط بينها.

على النقيض من ذلك، تُنفّذ معالجات VLIW العمليات بالتوازي، وفقًا لجدول زمني ثابت، يُحدد عند تجميع البرامج . وبما أن تحديد ترتيب تنفيذ العمليات (بما في ذلك العمليات التي يمكن تنفيذها في وقت واحد) يتم بواسطة المُجمِّع، فإن المعالج لا يحتاج إلى أجهزة الجدولة التي تتطلبها الطرق الثلاث المذكورة أعلاه. وبالتالي، توفر معالجات VLIW قدرة حسابية أكبر بتعقيد أقل في الأجهزة (ولكن بتعقيد أكبر في المُجمِّع) مقارنةً بمعظم المعالجات فائقة التوازي. ^{[ 3 ]} وهذا يُكمّل أيضًا فكرة ضرورة إجراء أكبر قدر ممكن من العمليات الحسابية قبل تنفيذ البرنامج، أي في وقت التجميع.

في تصميمات المعالجات فائقة التوازي، يكون عدد وحدات التنفيذ غير مرئي لمجموعة التعليمات. كل تعليمة تُشفّر عملية واحدة فقط. في معظم تصميمات المعالجات فائقة التوازي، يكون عرض التعليمة 32 بت أو أقل.

على النقيض من ذلك، تُشفّر تعليمة VLIW الواحدة عمليات متعددة، عملية واحدة على الأقل لكل وحدة تنفيذ في الجهاز. على سبيل المثال، إذا كان جهاز VLIW يحتوي على خمس وحدات تنفيذ، فإن تعليمة VLIW الخاصة به تتضمن خمسة حقول للعمليات، يُحدد كل حقل منها العملية التي يجب تنفيذها على وحدة التنفيذ المُقابلة. ولاستيعاب هذه الحقول، عادةً ما يكون عرض تعليمات VLIW 64 بت على الأقل، وقد يكون أكبر بكثير في بعض البنى.

على سبيل المثال، فيما يلي تعليمات حاسوب SHARC (حاسوب هارفارد المعماري فائق الدقة أحادي الشريحة ). في دورة واحدة، تُجري هذه التعليمات عملية ضرب عدد عشري، وعملية جمع عدد عشري، وعمليتي تحميل تلقائي. كل هذا يتم في تعليمة واحدة بحجم 48 بت.

f12 = f0 * f4, f8 = f8 + f12, f0 = dm(i0, m3), f4 = pm(i8, m9);

منذ بدايات هندسة الحاسوب، ^{[ 4 ]} أضافت بعض وحدات المعالجة المركزية (CPU) عدة وحدات حسابية ومنطقية (ALU) للعمل بالتوازي. تستخدم وحدات المعالجة المركزية فائقة التوازي مكونات مادية لتحديد العمليات التي يمكن تنفيذها بالتوازي أثناء التشغيل، بينما تستخدم وحدات المعالجة المركزية ذات الذاكرة الطويلة جدًا (VLIW) برامج (المترجم) لتحديد العمليات التي يمكن تنفيذها بالتوازي مسبقًا. ولأن تعقيد جدولة التعليمات يُنقل إلى المترجم، يمكن تقليل تعقيد المكونات المادية بشكل كبير.

تحدث مشكلة مماثلة عند استخدام نتيجة تعليمة قابلة للتوازي كمدخل لتفرع. تُخمّن معظم وحدات المعالجة المركزية الحديثة التفرع الذي سيتم تنفيذه حتى قبل اكتمال الحساب، وذلك لتحميل تعليمات التفرع، أو (في بعض البنى) حتى البدء في حسابها بشكل تخميني . إذا أخطأت وحدة المعالجة المركزية في التخمين، فسيتعين مسح جميع هذه التعليمات وسياقها وتحميل التعليمات الصحيحة، وهو ما يستغرق وقتًا.

وقد أدى ذلك إلى منطق إرسال تعليمات أكثر تعقيدًا يحاول التخمين الصحيح ، وتآكلت بساطة تصميمات الحوسبة ذات مجموعة التعليمات المختصرة (RISC) الأصلية. تفتقر تقنية VLIW إلى هذا المنطق، وبالتالي فهي لا تعاني من استهلاك الطاقة، وعيوب التصميم المحتملة، وغيرها من الجوانب السلبية.

في بيئة VLIW، يستخدم المترجم أساليب استدلالية أو معلومات تعريفية لتوقع اتجاه التفرع. يسمح له ذلك بتنفيذ العمليات وجدولتها مسبقًا بشكل تخميني قبل تنفيذ التفرع، مفضلًا المسار الأكثر ترجيحًا الذي يتوقعه. إذا اتخذ التفرع مسارًا غير متوقع، يكون المترجم قد أنشأ بالفعل شيفرة تعويضية لتجاهل النتائج التخمينية والحفاظ على دلالات البرنامج.

يمكن دمج معالجات المتجهات (المصممة لمصفوفات البيانات أحادية البعد الكبيرة التي تسمى المتجهات ) مع بنية VLIW كما هو الحال في المعالج الدقيق Fujitsu FR-V ، مما يزيد من الإنتاجية والسرعة .

كانت شركة Cydrome تنتج معالجات رقمية بتقنية VLIW باستخدام دوائر متكاملة بتقنية ECL ( منطق اقتران الباعث ) في نفس الفترة الزمنية (أواخر الثمانينيات). وقد فشلت هذه الشركة، مثل شركة Multiflow، بعد بضع سنوات.

إحدى الشركات المرخصة لتقنية Multiflow هي شركة هيوليت-باكارد ، التي انضم إليها جوش فيشر بعد انهيار Multiflow. كما انضم بوب راو ، مؤسس شركة Cydrome، إلى هيوليت-باكارد بعد فشل Cydrome. وقاد هذان الشخصان أبحاث هندسة الحاسوب في هيوليت-باكارد خلال تسعينيات القرن الماضي.

إلى جانب الأنظمة المذكورة أعلاه، وخلال الفترة نفسها (1989-1990)، قامت شركة إنتل بتطبيق تقنية VLIW في معالجها Intel i860 ، وهو أول معالج دقيق 64 بت، وأول معالج يُطبّق تقنية VLIW على شريحة واحدة. ^{[ 5 ]} كان بإمكان هذا المعالج العمل في كلٍ من وضع RISC البسيط ووضع VLIW.

في أوائل التسعينيات، طرحت شركة إنتل معالج i860 RISC. كانت هذه الشريحة البسيطة تعمل بنمطين: نمط قياسي ونمط VLIW. في نمط VLIW، كان المعالج يسترجع دائمًا تعليمتين، ويفترض أن إحداهما تعليمة عدد صحيح والأخرى تعليمة عدد عشري. ^{[ 5 ]}

استُخدم وضع VLIW الخاص بمعالج i860 على نطاق واسع في تطبيقات معالجة الإشارات الرقمية المدمجة (DSP)، نظرًا لبساطة تنفيذ التطبيق ومجموعات البيانات، ووضوحها، وإمكانية التنبؤ بها، مما سمح للمصممين بالاستفادة الكاملة من مزايا التنفيذ المتوازي التي يوفرها وضع VLIW. في وضع VLIW، استطاع معالج i860 الحفاظ على أداء العمليات الحسابية ذات الفاصلة العائمة في نطاق 20-40 ميجا فلوبس مزدوجة الدقة؛ وهي قيمة عالية جدًا في ذلك الوقت، وبالنسبة لمعالج يعمل بتردد 25-50 ميجاهرتز.

في تسعينيات القرن الماضي، بحثت شركة هيوليت-باكارد هذه المشكلة كأثر جانبي لعملها المستمر على عائلة معالجات PA-RISC . ووجدوا أنه يمكن تبسيط وحدة المعالجة المركزية بشكل كبير عن طريق إزالة منطق الإرسال المعقد منها ووضعه في المُصرّف. كانت مُصرّفات ذلك الوقت أكثر تعقيدًا بكثير من تلك التي كانت سائدة في ثمانينيات القرن الماضي، لذا اعتُبر التعقيد الإضافي في المُصرّف تكلفةً زهيدة.

تتكون وحدات المعالجة المركزية VLIW عادةً من وحدات تنفيذ متعددة تشبه وحدات RISC ، تعمل بشكل مستقل. تحتوي وحدات VLIW الأحدث عادةً على ما بين أربع إلى ثماني وحدات تنفيذ رئيسية. تُنشئ المترجمات تسلسلات التعليمات الأولية لوحدة المعالجة المركزية VLIW بنفس طريقة إنشاء تسلسل التعليمات الشبيهة بوحدات RISC. يحلل المترجم هذا الكود لتحديد علاقات التبعية ومتطلبات الموارد، ثم يُجدول التعليمات وفقًا لهذه القيود. في هذه العملية، يمكن جدولة التعليمات المستقلة بالتوازي. ولأن وحدات VLIW عادةً ما تُمثل التعليمات المُجدولة بالتوازي بكلمة تعليمات أطول تتضمن التعليمات الفردية، ينتج عن ذلك رمز عملية أطول بكثير (يُسمى رمزًا طويلًا جدًا ) لتحديد ما يتم تنفيذه في دورة معينة.

تشمل أمثلة وحدات المعالجة المركزية VLIW معالجات الوسائط TriMedia من NXP (المعروفة سابقًا باسم Philips Semiconductors)، ومعالج الإشارات الرقمية SHARC ( Super Harvard Architecture Single-Chip Computer) من Analog Devices، وعائلة ST200 من STMicroelectronics المبنية على معمارية Lx (التي صممها باولو فارابوشي في مختبر جوش فيشر التابع لشركة HP)، و FR-V من Fujitsu ، وBSP15/16 ^{[ 6 ]} من Pixelworks ، و CEVA-X DSP من CEVA، و Jazz DSP من Improv Systems، وسلسلة HiveFlex ^{[ 7 ]} من Silicon Hive، وعائلة MPPA Manycore من Kalray. وقد تطورت سلسلة معالجات الإشارات الرقمية TMS320 من Texas Instruments، ضمن عائلة C6000 ، لتصبح أقرب إلى VLIW، على عكس عائلة C5000 السابقة. كما استُخدم واحد أو أكثر من معالجات Qualcomm Hexagons في تصميمات الهواتف المحمولة. تُستخدم وحدات المعالجة المركزية VLIW هذه بشكل أساسي كمعالجات وسائط مدمجة للأجهزة الإلكترونية الاستهلاكية.

أُضيفت ميزات VLIW أيضًا إلى نوى المعالجات القابلة للتكوين لتصميمات الأنظمة على شريحة واحدة (SoC). على سبيل المثال، يتضمن معالج Xtensa LX2 من Tensilica تقنية تُسمى امتدادات التعليمات ذات الطول المرن (FLIX) التي تسمح بتنفيذ تعليمات متعددة العمليات. يستطيع مُصرّف Xtensa C/C++ دمج تعليمات FLIX ذات 32 أو 64 بت بسلاسة مع تعليمات RISC أحادية العملية الخاصة بمعالج Xtensa، والتي يبلغ عرضها 16 أو 24 بت. من خلال تجميع عمليات متعددة في كلمة تعليمات عريضة 32 أو 64 بت، والسماح لهذه التعليمات متعددة العمليات بالدمج مع تعليمات RISC الأقصر، تُمكّن تقنية FLIX مصممي أنظمة SoC من تحقيق مزايا أداء VLIW مع التخلص من تضخم حجم التعليمات البرمجية في بنى VLIW القديمة.

يُعد معالج Infineon Carmel DSP نواة معالجة VLIW أخرى مُصممة لأنظمة SoC. وهو يستخدم طريقة مماثلة لتحسين كثافة التعليمات البرمجية تُسمى كلمة التعليمات الطويلة القابلة للتكوين (CLIW). ^{[ 8 ]}

خارج أسواق المعالجات المدمجة، يُعدّ كلٌّ من معالج إنتل إيتانيوم IA-64 بتقنية الحوسبة المتوازية الصريحة للتعليمات (EPIC) ومعالج إلبروس 2000 المثالين الوحيدين على معمارية VLIW واسعة الانتشار. مع ذلك، يُفرّق أحيانًا بين معمارية EPIC ومعمارية VLIW البحتة، إذ تدعم EPIC التنبؤ الكامل بالتعليمات، وتدوير ملفات السجلات، وكلمة تعليمات طويلة جدًا قادرة على ترميز مجموعات التعليمات غير المتوازية. كما حققت معمارية VLIW انتشارًا واسعًا في سوق وحدات معالجة الرسومات (GPU)، على الرغم من أن كلاً من إنفيديا وإيه إم دي قد انتقلتا لاحقًا إلى معمارية RISC لتحسين الأداء في مهام العمل غير الرسومية.

تُعد بنية TeraScale الدقيقة لوحدات معالجة الرسومات (GPUs) من ATI Technologies (ATI) و Advanced Micro Devices (AMD) بنية دقيقة VLIW.

في ديسمبر 2015، تم شحن أول شحنة من أجهزة الكمبيوتر الشخصية التي تعتمد على معالج VLIW Elbrus-4s في روسيا. ^{[ 9 ]}

يُعد معالج Neo من شركة REX Computing معالجًا يتكون من شبكة ثنائية الأبعاد من نوى VLIW مصممة لتحقيق كفاءة الطاقة. ^{[ 10 ]}

إن معالج Elbrus 2000 ( بالروسية : Эльбрус 2000 ) وخلفائه عبارة عن معالجات دقيقة روسية بعرض 512 بت من نوع VLIW تم تطويرها بواسطة مركز موسكو لتقنيات SPARC (MCST) وتصنيعها بواسطة TSMC .

عندما سمحت تقنية السيليكون ببناء تطبيقات أوسع (مع المزيد من وحدات التنفيذ)، فإن البرامج المترجمة للجيل السابق لن تعمل على التطبيقات الأوسع، لأن ترميز التعليمات الثنائية يعتمد على عدد وحدات التنفيذ في الجهاز.

عالجت شركة ترانسميتا هذه المشكلة بتضمين طبقة مُترجم برمجي ثنائي إلى ثنائي (تُسمى تحويل الشفرة ) في تطبيقها لبنية x86 في معالج كروسو . وقد رُوِّج لهذه الآلية على أنها تُعيد تجميع وتحسين وترجمة تعليمات x86 البرمجية أثناء التشغيل إلى الشفرة الآلية الداخلية لوحدة المعالجة المركزية. وبالتالي، فإن شريحة ترانسميتا هي في جوهرها معالج VLIW، منفصل فعليًا عن مجموعة تعليمات x86 CISC التي تُنفذها.

حلت معمارية إيتانيوم من إنتل (وغيرها) مشكلة التوافق مع الإصدارات السابقة بآلية أكثر عمومية. ففي كل تعليمة من تعليمات التعليمات متعددة الرموز، يُخصص حقل بت للدلالة على التبعية لتعليمة VLIW السابقة ضمن سلسلة تعليمات البرنامج. تُضبط هذه البتات أثناء الترجمة ، مما يُعفي العتاد من حساب معلومات التبعية هذه. يسمح ترميز معلومات التبعية هذه في سلسلة التعليمات للتطبيقات الأوسع بإصدار تعليمات VLIW متعددة غير مترابطة بالتوازي في كل دورة، بينما تُصدر التطبيقات الأضيق عددًا أقل من تعليمات VLIW في كل دورة.

من العيوب الأخرى الملحوظة في تصميمات VLIW تضخم حجم الكود الذي يحدث عندما لا يكون لدى وحدة تنفيذ واحدة أو أكثر عمل مفيد تقوم به، وبالتالي تضطر إلى تنفيذ تعليمات NOP ( لا عملية ). يحدث هذا عندما تكون هناك تبعيات في الكود، ويجب السماح لخطوط أنابيب التعليمات بالتفريغ قبل أن تتمكن العمليات اللاحقة من المتابعة.

مع ازدياد عدد الترانزستورات على الشريحة، تضاءلت أهمية العيوب المتصورة لتقنية VLIW. وتزداد شعبية هذه التقنية، لا سيما في سوق الأنظمة المدمجة ، حيث يُمكن تخصيص المعالج لتطبيق معين ضمن نظام متكامل على شريحة واحدة .

• الحوسبة بدون مجموعة تعليمات – نوع من أنواع بنية الحوسبة 
• حاسوب ذو مجموعة تعليمات واحدة – آلة مجردة تستخدم تعليمة واحدة فقط 
• حاسوب ذو مجموعة تعليمات معقدة – معالج مزود بتعليمات قادرة على تنفيذ عمليات متعددة الخطوات 
• الحوسبة المتوازية الصريحة – بنية مجموعة التعليمات 
• حاسوب ذو مجموعة تعليمات دنيا – بنية وحدة المعالجة المركزية 
• حاسوب ذو مجموعة تعليمات مُخفّضة – معالج يُنفّذ تعليمة واحدة في أقل عدد ممكن من دورات الساعة 
• إلبروس (حاسوب) – سلسلة من أنظمة الحاسوب السوفيتية والروسية 
• إيتانيوم – عائلة من معالجات إنتل الدقيقة ذات 64 بت 
• موفيديوس - شركة أمريكية لتصميم رقائق معالجات الكمبيوتر 
• تعليمة واحدة، بيانات متعددة – نوع من المعالجة المتوازية 
• تعليمة واحدة، خيوط متعددة – نموذج تنفيذ الحوسبة المتوازية 
• بنية مُفعّلة بالنقل – نوع من تصميم معالجات الحاسوب 

• ورقة بحثية قدمت مفهوم VLIWs
• كتاب عن تاريخ شركة Multiflow Computer، الشركة الرائدة في مجال VLIW
• فيديو: VLIW: الحاسوب "المستحيل"
• مقابلة مع جوش فيشر حول جذور وتاريخ VLIW
• استعراض لأفضل أوراق مؤتمر ISCA حول الورقة التي قدمت تقنية VLIWs (مؤرشفة بتاريخ 10 مارس 2012 على موقع Wayback Machine).
• معالجة VLIW والمعالجة المدمجة
• معالج دقيق مدمج عالي الأداء بتقنية FR500 VLIW
• الخلفية التاريخية لبنية مجموعة تعليمات EPIC
• DIS: بنية لتنفيذ لغة LISP بسرعة. بنية VLIW مشابهة، مع مُصرّف مُوازٍ مُوجّه نحو لغة LISP.