جامع (إلكترونيات)

تجمع دائرة الجمع النصفي رقمين ثنائيين منفردين${\displaystyle A}$و${\displaystyle B}$لها مخرجان، المجموع (${\displaystyle S}$) ويحمل (${\displaystyle C}$تمثل إشارة الحمل تجاوزًا للرقم التالي في عملية جمع متعددة الأرقام. قيمة المجموع هي${\displaystyle 2C+S}$أبسط تصميم لنصف الجامع يتضمن بوابة XOR لـ${\displaystyle S}$وبوابة AND لـ${\displaystyle C}$المنطق البولياني للمجموع (في هذه الحالة)${\displaystyle S}$) سيكون${\displaystyle A\oplus B}$أما بالنسبة للحمل (${\displaystyle C}$) سيكون${\displaystyle A\cdot B}$بإضافة بوابة OR لدمج مخرجات الحمل، يمكن دمج جامعين نصفيين لتكوين جامع كامل. ^{[ 2 ]}

جدول الحقيقة لجامع النصف هو:

المدخلات		المخرجات
أ	ب	مخرج C	S
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

دوائر منطقية رقمية متنوعة لنصف الجامع:

• 
  نصف أفعى في العمل.
• 
  مخطط لجامع نصفي مُنفذ ببوابة XOR واحدة وبوابة AND واحدة .
• 
  رسم تخطيطي لجامع نصفي مُنفذ بخمس بوابات NAND .
• 
  رمز تخطيطي لجامع نصف بت واحد.

تجمع دائرة الجمع الكاملة الأعداد الثنائية وتأخذ في الحسبان القيم المُدخلة والمُخرجة. تجمع دائرة الجمع الكاملة أحادية البت ثلاثة أعداد ثنائية، وغالبًا ما تُكتب على النحو التالي:${\displaystyle A}$،${\displaystyle B}$، و${\displaystyle C_{in}}$؛${\displaystyle A}$و${\displaystyle B}$هي المعاملات، و${\displaystyle C_{in}}$يتم ترحيل جزء صغير من المرحلة السابقة الأقل أهمية. ^{[ 3 ]} تُنتج الدائرة خرجًا ثنائي البت. وعادةً ما يتم تمثيل كل من حمل الخرج والمجموع بواسطة الإشارات.${\displaystyle C_{out}}$و${\displaystyle S}$، حيث يساوي المجموع${\displaystyle 2C_{out}+S}$. عادةً ما يكون جامع البيانات الكامل مكونًا في سلسلة من الجامعات، التي تجمع أرقامًا ثنائية مكونة من 8 أو 16 أو 32 بت، إلخ.

يمكن تنفيذ جامع كامل بطرق عديدة ومختلفة، مثل استخدام دائرة مخصصة على مستوى الترانزستور أو تكوينه من بوابات أخرى. وأكثر طرق التنفيذ شيوعًا هي:

${\displaystyle S=A\oplus B\oplus C_{in}}$

${\displaystyle C_{out}=(A\cdot B)+(C_{in}\cdot (A\oplus B))}$

التعبيرات المذكورة أعلاه لـ${\displaystyle S}$و${\displaystyle C_{out}}$يمكن اشتقاق ذلك من خلال استخدام خريطة كارنو لتبسيط جدول الحقيقة.

في هذا التطبيق، يمكن استبدال بوابة OR الأخيرة قبل مخرج الحمل ببوابة XOR دون تغيير المنطق الناتج. وذلك لأنه عندما يكون كل من A و B يساوي 1، فإن الحد${\displaystyle (A\oplus B)}$قيمتها دائماً صفر، وبالتالي${\displaystyle (C_{in}\cdot (A\oplus B))}$لا يمكن أن يكون إلا 0. وبالتالي، لا يمكن أن تكون مدخلات بوابة OR النهائية 1 في نفس الوقت (هذا هو التركيب الوحيد الذي تختلف فيه مخرجات OR و XOR).

بسبب خاصية الاكتمال الوظيفي لبوابات NAND و NOR، يمكن أيضًا تنفيذ جامع كامل باستخدام تسع بوابات NAND ، ^{[ 4 ]} أو تسع بوابات NOR .

يُعد استخدام نوعين فقط من البوابات أمرًا مناسبًا إذا تم تنفيذ الدائرة باستخدام رقائق الدوائر المتكاملة البسيطة التي تحتوي على نوع واحد فقط من البوابات لكل رقاقة.

يمكن أيضًا بناء جامع كامل من جامعين نصفيين عن طريق توصيلهما معًا.${\displaystyle A}$و${\displaystyle B}$إلى مدخل جامع نصفي واحد، ثم أخذ ناتج الجمع الخاص به${\displaystyle S}$كأحد المدخلات إلى جامع النصف الثاني و${\displaystyle C_{in}}$كمدخل آخر، وأخيرًا يتم توصيل مخرجات الحمل من نصفي الجامع ببوابة OR. مخرج المجموع من نصف الجامع الثاني هو مخرج المجموع النهائي (${\displaystyle S}$) من جامع كامل، ويكون خرج بوابة OR هو خرج الحمل النهائي (${\displaystyle C_{out}}$يمر المسار الحرج لجامع كامل عبر بوابتي XOR وينتهي عند بت المجموع.${\displaystyle S}$بافتراض أن بوابة XOR تستغرق تأخيرًا واحدًا لإكمالها، فإن التأخير الذي يفرضه المسار الحرج لجامع كامل يساوي:

${\displaystyle T_{\text{FA}}=2\cdot T_{\text{XOR}}=2D}$

يمر المسار الحرج لعملية الحمل عبر بوابة XOR واحدة في الجامع وعبر بوابتين (AND و OR) في كتلة الحمل، وبالتالي، إذا استغرقت بوابات AND أو OR تأخيرًا واحدًا لإكمالها، فإن التأخير يكون كالتالي:

${\displaystyle T_{\text{c}}=T_{\text{XOR}}+T_{\text{AND}}+T_{\text{OR}}=D+D+D=3D}$

جدول الحقيقة للجامع الكامل هو:

المدخلات			المخرجات
أ	ب	سين​	مخرج C	S
0	0	0	0	0
0	0	1	0	1
0	1	0	0	1
0	1	1	1	0
1	0	0	0	1
1	0	1	1	0
1	1	0	1	0
1	1	1	1	1

يؤدي عكس جميع مدخلات جامع كامل إلى عكس جميع مخرجاته أيضًا، وهو ما يمكن استخدامه في تصميم جامعات التموج السريع، لأنه لا حاجة لعكس الحمل. ^{[ 5 ]}

دوائر منطقية رقمية متنوعة للجمع الكامل:

• 
  أداة جمع البيانات الكاملة قيد التشغيل.
• 
  مخطط جامع كامل مُنفذ باستخدام بوابتي XOR ، وبوابتي AND ، وبوابة OR واحدة .
• 
  مخطط جامع كامل مُنفذ باستخدام تسع بوابات NAND .
• 
  مخطط جامع كامل مُنفذ باستخدام تسع بوابات NOR .
• 
  جامع كامل بمخرجات معكوسة مع تأخير انتشار الحمل أحادي الترانزستور في CMOS ^{[ 5 ]}
• 
  رمز تخطيطي لجامع كامل أحادي البت مع رسم C _in و C _out على جانبي الكتلة للتأكيد على استخدامهما في جامع متعدد البتات

يمكن اعتبار الجامع الكامل بمثابة ضاغط 3:2 مع فقدان البيانات : فهو يجمع ثلاثة مدخلات أحادية البت ويعيد النتيجة كرقم ثنائي البت؛ أي أنه يربط 8 قيم إدخال بـ 4 قيم إخراج. (تم تقديم مصطلح "ضاغط" بدلاً من "عداد" في ^{[ 13 ]} ). على سبيل المثال، ينتج عن إدخال ثنائي 101 مخرج 1 + 0 + 1 = 10 (العدد العشري 2). يمثل الحمل البت 1 من النتيجة، بينما يمثل المجموع البت 0. وبالمثل، يمكن استخدام الجامع النصفي كضاغط 2:2 مع فقدان البيانات ، حيث يضغط أربعة مدخلات محتملة إلى ثلاثة مخرجات محتملة.

يمكن استخدام هذه الضواغط لتسريع عملية جمع ثلاثة أعداد أو أكثر. إذا كان عدد الأعداد ثلاثة بالضبط، يُعرف التصميم باسم جامع الحفظ والحمل . أما إذا كان عدد الأعداد أربعة أو أكثر، فيلزم أكثر من طبقة واحدة من الضواغط، وهناك تصاميم مختلفة ممكنة للدائرة: أكثرها شيوعًا هي أشجار دادا ووالاس . يُستخدم هذا النوع من الدوائر بشكل ملحوظ في دوائر الضرب ، ولهذا تُعرف هذه الدوائر أيضًا باسم مضاعفات دادا ووالاس.