خلية قياسية
في تصميم أشباه الموصلات ، تعتبر منهجية الخلية القياسية طريقة لتصميم الدوائر المتكاملة الخاصة بالتطبيقات (ASICs) ذات الميزات المنطقية الرقمية في الغالب. تعد منهجية الخلية القياسية مثالاً على تجريد التصميم، حيث يتم تغليف تخطيط التكامل واسع النطاق منخفض المستوى ( VLSI ) في تمثيل منطقي تجريدي (مثل بوابة NAND ).
إن المنهجية القائمة على الخلايا ــ الفئة العامة التي تنتمي إليها الخلايا القياسية ــ تجعل من الممكن لمصمم واحد أن يركز على الجانب رفيع المستوى (الوظيفة المنطقية) من التصميم الرقمي، في حين يركز مصمم آخر على الجانب التنفيذي (المادي). وإلى جانب التقدم المحرز في تصنيع أشباه الموصلات ، ساعدت منهجية الخلايا القياسية المصممين على توسيع نطاق الدوائر المتكاملة المخصصة للتطبيقات من دوائر متكاملة بسيطة نسبيا ذات وظيفة واحدة (تتكون من عدة آلاف من البوابات)، إلى أجهزة معقدة متعددة الملايين من البوابات على رقاقة (SoC).
بناء خلية قياسية
الخلية القياسية هي مجموعة من الترانزستورات وهياكل التوصيل التي توفر دالة منطقية بوليانية (على سبيل المثال، AND ، OR ، XOR ، XNOR ، العاكسات) أو دالة تخزين (فليب فلوب أو مزلاج). [1] أبسط الخلايا هي تمثيلات مباشرة للدالة المنطقية الأولية NAND وNOR وXOR، على الرغم من استخدام خلايا ذات تعقيد أكبر بكثير بشكل شائع (مثل 2 بت كامل المجموع ، أو قلاب مدخل D متعدد). تسمى الدالة المنطقية البوليانية للخلية بمنظرها المنطقي : يتم التقاط السلوك الوظيفي في شكل جدول الحقيقة أو معادلة الجبر البولياني (للمنطق التركيبي)، أو جدول انتقال الحالة ( للمنطق المتسلسل ).
عادةً ما يتم تطوير التصميم الأولي للخلية القياسية على مستوى الترانزستور، في شكل قائمة شبكات الترانزستور أو عرض تخطيطي . قائمة الشبكات هي وصف عقدي للترانزستورات، واتصالاتها ببعضها البعض، وأطرافها (المنافذ) بالبيئة الخارجية. يمكن إنشاء عرض تخطيطي باستخدام عدد من برامج التصميم بمساعدة الكمبيوتر (CAD) أو أتمتة التصميم الإلكتروني (EDA) المختلفة التي توفر واجهة مستخدم رسومية (GUI) لعملية إنشاء قائمة الشبكات هذه. يستخدم المصممون برامج CAD إضافية مثل SPICE لمحاكاة السلوك الإلكتروني لقائمة الشبكات، من خلال إعلان حافز الإدخال (أشكال الموجة للجهد أو التيار) ثم حساب استجابة مجال الوقت (التناظرية) للدائرة. تتحقق عمليات المحاكاة مما إذا كانت قائمة الشبكات تنفذ الوظيفة المطلوبة وتتنبأ بمعلمات أخرى ذات صلة، مثل استهلاك الطاقة أو تأخير انتشار الإشارة.
نظرًا لأن وجهات النظر المنطقية وقائمة الشبكة مفيدة فقط للمحاكاة المجردة (الجبرية)، وليس تصنيع الأجهزة، فيجب تصميم التمثيل المادي للخلية القياسية أيضًا. يُطلق عليه أيضًا عرض التخطيط ، وهو أدنى مستوى من تجريد التصميم في ممارسة التصميم الشائعة. من منظور التصنيع، يعد تخطيط VLSI للخلية القياسية هو العرض الأكثر أهمية، لأنه الأقرب إلى "مخطط تصنيع" فعلي للخلية القياسية. يتم تنظيم التخطيط في طبقات أساسية ، والتي تتوافق مع الهياكل المختلفة لأجهزة الترانزستور، وطبقات الأسلاك المترابطة وطبقات عبر ، والتي تربط بين أطراف تشكيلات الترانزستور. [1] عادةً ما تكون طبقات الأسلاك المترابطة مرقمة ولها طبقات عبر محددة تمثل اتصالات محددة بين كل طبقة متسلسلة. قد تكون الطبقات غير التصنيعية موجودة أيضًا في التخطيط لأغراض أتمتة التصميم ، ولكن غالبًا ما يتم تضمين العديد من الطبقات المستخدمة صراحةً لبرامج CAD للمكان والطريق (PNR) في عرض تجريدي منفصل ولكنه مشابه . غالبًا ما يحتوي العرض المجرد على معلومات أقل بكثير من التخطيط وقد يكون من الممكن التعرف عليه كملف تنسيق استخراج التخطيط (LEF) أو ما يعادله.
بعد إنشاء تخطيط، غالبًا ما تُستخدم أدوات CAD إضافية لإجراء عدد من عمليات التحقق الشائعة. يتم إجراء فحص قواعد التصميم (DRC) للتحقق من أن التصميم يلبي متطلبات المسبك والتخطيط الأخرى. ثم يتم إجراء استخراج طفيلي (PEX) لتوليد قائمة شبكة PEX بخصائص طفيلية من التخطيط. ثم تتم مقارنة الاتصالات العقدية لتلك القائمة الشبكية بتلك الموجودة في القائمة الشبكية التخطيطية باستخدام إجراء تخطيط مقابل مخطط (LVS) للتحقق من أن نماذج الاتصال متكافئة. [2]
يمكن بعد ذلك محاكاة قائمة PEX-netlist مرة أخرى (نظرًا لأنها تحتوي على خصائص طفيلية) لتحقيق نماذج توقيت وقوة وضوضاء أكثر دقة. غالبًا ما يتم وصف هذه النماذج (احتواؤها) بتنسيق Synopsys Liberty، ولكن يمكن أيضًا استخدام تنسيقات Verilog الأخرى.
أخيرًا، يمكن استخدام أدوات المكان والطريق (PNR) القوية لجمع كل شيء معًا وتوليف (إنشاء) تخطيطات التكامل على نطاق واسع جدًا (VLSI)، بطريقة آلية، من قوائم شبكات التصميم وخطط الطوابق ذات المستوى الأعلى.
بالإضافة إلى ذلك، يمكن استخدام عدد من أدوات CAD الأخرى للتحقق من صحة جوانب أخرى من عروض الخلايا والنماذج. ويمكن إنشاء ملفات أخرى لدعم أدوات مختلفة تستخدم الخلايا القياسية لعدد كبير من الأسباب الأخرى. تُعرف كل هذه الملفات التي تم إنشاؤها لدعم استخدام جميع أشكال الخلايا القياسية بشكل جماعي باسم مكتبة الخلايا القياسية.
بالنسبة لوظيفة بوليانية نموذجية، هناك العديد من قوائم الشبكات المختلفة المكافئة وظيفيًا للترانزستورات. وبالمثل، بالنسبة لقائمة الشبكات النموذجية، هناك العديد من التخطيطات المختلفة التي تناسب معلمات أداء قائمة الشبكات. يتمثل التحدي الذي يواجه المصمم في تقليل تكلفة تصنيع تخطيط الخلية القياسية (بشكل عام عن طريق تقليل مساحة شريحة الدائرة)، مع تلبية متطلبات سرعة الخلية وأداء الطاقة. وبالتالي، فإن تخطيط الدائرة المتكاملة هو مهمة تتطلب الكثير من العمالة، على الرغم من وجود أدوات التصميم للمساعدة في هذه العملية.
مكتبة
مكتبة الخلايا القياسية عبارة عن مجموعة من وظائف المنطق الإلكتروني منخفضة المستوى مثل AND وOR وINVERT والقلابات والمزالج والمخازن المؤقتة. يتم تنفيذ هذه الخلايا كخلايا مخصصة بالكامل ذات ارتفاع ثابت وعرض متغير. الجانب الرئيسي لهذه المكتبات هو أنها ذات ارتفاع ثابت، مما يتيح وضعها في صفوف، مما يسهل عملية التخطيط الرقمي الآلي. الخلايا هي عادةً تخطيطات مخصصة بالكامل ومُحسَّنة، مما يقلل من التأخير والمساحة.
تحتوي مكتبة الخلايا القياسية النموذجية على مكونين رئيسيين:
- قاعدة بيانات المكتبة - تتكون من عدد من وجهات النظر التي غالبًا ما تتضمن التخطيط والرسم التخطيطي والرمز والملخص وغير ذلك من وجهات النظر المنطقية أو المحاكاة. ومن هذا، يمكن التقاط معلومات مختلفة في عدد من التنسيقات بما في ذلك تنسيق Cadence LEF وتنسيق Synopsys Milkyway، والتي تحتوي على معلومات مختصرة حول تخطيطات الخلايا، وهي كافية لأدوات "المكان والمسار" الآلية.
- ملخص التوقيت - بشكل عام بتنسيق Liberty، لتوفير تعريفات وظيفية، وتوقيت، وطاقة، ومعلومات الضوضاء لكل خلية.
قد تحتوي مكتبة الخلية القياسية أيضًا على المكونات الإضافية التالية: [3]
- تخطيط كامل للخلايا
- نماذج SPICE للخلايا
- موديلات Verilog أو موديلات VHDL-VITAL
- نماذج الاستخراج الطفيلية
- قواعد لعبة DRC
ومن الأمثلة على ذلك بوابة منطق XOR البسيطة ، والتي يمكن تشكيلها من بوابات OR وINVERT وAND.
تطبيق الخلية القياسية
بالمعنى الدقيق للكلمة، تكون دالة NAND أو NOR ذات مدخلين كافية لتشكيل أي مجموعة دالة منطقية عشوائية. ولكن في تصميم ASIC الحديث، يتم ممارسة منهجية الخلية القياسية مع مكتبة (أو مكتبات) كبيرة الحجم من الخلايا. تحتوي المكتبة عادةً على تنفيذات متعددة لنفس الدالة المنطقية، تختلف في المساحة والسرعة. [3] يعزز هذا التنوع كفاءة أدوات التوليف والمكان والمسار الآلية (SPR). بشكل غير مباشر، يمنح المصمم أيضًا حرية أكبر لإجراء مقايضات التنفيذ (المساحة مقابل السرعة مقابل استهلاك الطاقة). تُسمى المجموعة الكاملة من أوصاف الخلية القياسية عادةً مكتبة التكنولوجيا . [3]
تستخدم أدوات أتمتة التصميم الإلكتروني (EDA) المتوفرة تجاريًا مكتبات التكنولوجيا لأتمتة تركيب ووضع وتوجيه الدوائر المتكاملة المخصصة للتطبيقات الرقمية. يتم تطوير مكتبة التكنولوجيا وتوزيعها بواسطة مشغل المسبك . تشكل المكتبة (إلى جانب تنسيق قائمة الشبكة للتصميم) الأساس لتبادل معلومات التصميم بين المراحل المختلفة لعملية أتمتة التصميم.
توليف
باستخدام عرض الخلية المنطقي لمكتبة التكنولوجيا، تقوم أداة Logic Synthesis بإجراء عملية تحويل وصف مستوى نقل السجل (RTL) الخاص بـ ASIC رياضيًا إلى قائمة شبكة تعتمد على التكنولوجيا. هذه العملية تشبه قيام مُجمِّع برامج بتحويل قائمة برنامج C عالي المستوى إلى قائمة لغة تجميع تعتمد على المعالج.
قائمة الشبكة هي التمثيل القياسي للخلية لتصميم ASIC، على مستوى العرض المنطقي. وهي تتألف من حالات بوابات مكتبة الخلية القياسية، وربط المنافذ بين البوابات. تضمن تقنيات التوليف المناسبة التكافؤ الرياضي بين قائمة الشبكة المركبة ووصف RTL الأصلي. لا تحتوي قائمة الشبكة على أي عبارات وإعلانات RTL غير محددة.
تنفذ أداة التوليف عالية المستوى عملية تحويل وصف نماذج المستوى C (SystemC، ANSI C/C++) إلى قائمة شبكة تعتمد على التكنولوجيا.
التنسيب
تبدأ أداة التعيين التنفيذ المادي لـ ASIC. باستخدام مخطط أرضي ثنائي الأبعاد يوفره مصمم ASIC، تقوم أداة التعيين بتعيين مواقع لكل بوابة في قائمة الشبكة. تحتوي قائمة الشبكة للبوابات الموضوعة الناتجة على الموقع المادي لكل خلية قياسية في قائمة الشبكة، لكنها تحتفظ بوصف تجريدي لكيفية توصيل أطراف البوابات ببعضها البعض.
عادةً ما يكون للخلايا القياسية حجم ثابت في بُعد واحد على الأقل يسمح بترتيبها في صفوف على الدائرة المتكاملة . ستتكون الشريحة من عدد كبير من الصفوف (مع تشغيل الطاقة والأرض بجوار كل صف) مع ملء كل صف بالخلايا المختلفة التي تشكل التصميم الفعلي. تتبع المواضع قواعد معينة: يتم تعيين موقع فريد (حصري) لكل بوابة على خريطة القالب. يتم وضع بوابة معينة مرة واحدة، ولا يجوز لها أن تشغل أو تتداخل مع موقع أي بوابة أخرى.
التوجيه
باستخدام قائمة الشبكة الخاصة بالبوابات الموضوعة وعرض تخطيط المكتبة، يضيف جهاز التوجيه كلًا من خطوط توصيل الإشارة وخطوط إمداد الطاقة. تحتوي قائمة الشبكة المادية الموجهة بالكامل على قائمة البوابات من التوليف، وموضع كل بوابة من الموضع، والوصلات المرسومة من التوجيه.
جمهورية الكونغو الديمقراطية/LVS
إن فحص قواعد التصميم (DRC) والتخطيط مقابل المخطط (LVS) هما عمليتان للتحقق. [2] يتطلب تصنيع الأجهزة الموثوقة في أجهزة القياس الحديثة تحت الميكرومتر العميق ( 0.13 ميكرومتر وأقل) الالتزام الصارم بتباعد الترانزستورات وسمك الطبقة المعدنية وقواعد كثافة الطاقة. يقارن فحص قواعد التصميم (DRC) بشكل شامل القائمة الصافية المادية بمجموعة من "قواعد تصميم المسبك" (من مشغل المسبك)، ثم يشير إلى أي انتهاكات ملحوظة.
تؤكد عملية LVS أن التصميم له نفس بنية المخطط المرتبط؛ هذه هي عادةً الخطوة الأخيرة في عملية التصميم. [2] تأخذ أداة LVS كمدخلات مخططًا تخطيطيًا والعرض المستخرج من التصميم. ثم تقوم بإنشاء قائمة شبكة من كل منها ومقارنتها. تتم مقارنة العقد والمنافذ وحجم الجهاز. إذا كانت متماثلة، تمر LVS ويمكن للمصمم الاستمرار. تميل LVS إلى اعتبار أصابع الترانزستور هي نفسها الترانزستور العريض للغاية. وبالتالي، يتم عرض 4 ترانزستورات (كل منها بعرض 1 ميكرومتر) على التوازي، أو ترانزستور 4 أصابع بعرض 1 ميكرومتر، أو ترانزستور 4 ميكرومتر بنفس الطريقة بواسطة أداة LVS. سيتم أخذ وظائف ملفات .lib من نماذج SPICE وإضافتها كسمة إلى ملف .lib.
في تصميم أشباه الموصلات، يتم ضمان توافق الخلايا القياسية مع قواعد التحقق من التصميم (DRC) والتخطيط مقابل المخطط (LVS). يعزز هذا التوافق بشكل كبير من كفاءة عملية التصميم، مما يؤدي إلى تقليل أوقات الاستجابة للمصممين. من خلال ضمان تلبية هذه الخلايا لمعايير التحقق الحرجة، يمكن للمصممين تبسيط دمج هذه المكونات في تصميمات الرقائق الأكبر حجمًا، مما يسهل دورة تطوير أكثر سلاسة وسرعة.
منهجيات أخرى تعتمد على الخلايا
"تندرج "الخلية القياسية" ضمن فئة أكثر عمومية من تدفقات أتمتة التصميم تسمى التصميم القائم على الخلية. تعد ASICs المنظمة و FPGAs و CPLDs أشكالاً مختلفة من التصميم القائم على الخلية. من وجهة نظر المصمم ، تشترك جميعها في نفس واجهة الإدخال الأمامية: وصف RTL للتصميم. ومع ذلك، تختلف التقنيات الثلاث بشكل كبير في تفاصيل تدفق SPR (التوليف والوضع والتوجيه) والتنفيذ المادي.
مقياس التعقيد
بالنسبة لتصميمات الخلايا القياسية الرقمية، على سبيل المثال في CMOS ، فإن المقياس المستقل عن التكنولوجيا الشائع لقياس التعقيد هو مكافئات البوابة (GE) .
انظر أيضا
مراجع
- ^ ab A. Kahng et al.: "التصميم المادي لـ VLSI: من تقسيم الرسم البياني إلى إغلاق التوقيت"، Springer (2022)، doi :10.1007/978-3-030-96415-3، ISBN 978-3-030-96414-6 ، ص 11-13.
- ^ abc A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure"، Springer (2022)، doi :10.1007/978-3-030-96415-3، ISBN 978-3-030-96414-6 ، ص 9.
- ^ abc D. Jansen et al. "The Electronic Design Automation Handbook", Springer (2003), doi :10.1007/978-0-387-73543-6, ISBN 978-14-020-7502-5 , ص 398-420.
روابط خارجية
- تقنية VLSI—يحتوي هذا الموقع على مواد دعم لكتاب يكتبه جراهام بيتلي بعنوان فن تصميم مكتبة الخلايا القياسية
- جامعة ولاية أوكلاهوما - يحتوي هذا الموقع على مواد دعم لمكتبة خلايا قياسية كاملة لنظام على الشريحة تستخدم أدوات المجال العام ونظام Mentor Graphics/Synopsys/Cadence Design
تتكون مناطق الخلايا القياسية في CBIC من صفوف من الخلايا القياسية، مثل جدار مبني من الطوب
- Virginia Tech— هذه مكتبة خلايا قياسية تم تطويرها بواسطة Virginia Technology VLSI للاتصالات (VTVT)
