ل ب د د

الموسوعة الحرة
ذاكرة الوصول العشوائي المحمولة DDR: Samsung K4X2G323PD-8GD8
أنواع ذاكرة الكمبيوتر وتخزين البيانات
عام
Volatile
RAM
Historical
Non-volatile
ROM
NVRAM
Early-stage NVRAM
Analog recording
Optical
In development
Historical
  • v
  • t
  • e

ذاكرة LPDDR ذات معدل البيانات المزدوج منخفض الطاقة ( LDDR )، والمعروفة أيضًا باسم LPDDR SDRAM ، هي نوع من ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) التي تستهلك طاقة أقل من تصميمات ذاكرة الوصول العشوائي الأخرى وبالتالي فهي تستهدف أجهزة الحوسبة المحمولة مثل أجهزة الكمبيوتر المحمولة والهواتف الذكية . تُعرف المتغيرات الأقدم أيضًا باسم Mobile DDR، ويتم اختصارها باسم mDDR.

تختلف ذاكرة LPDDR SDRAM الحديثة عن ذاكرة DDR SDRAM ، مع وجود اختلافات مختلفة تجعل التكنولوجيا أكثر ملاءمة للتطبيقات المحمولة. [1] يتم تطوير معايير تقنية LPDDR بشكل مستقل عن معايير DDR، حيث تم تنفيذ LPDDR4X وحتى LPDDR5 على سبيل المثال قبل DDR5 SDRAM وتقديم معدلات بيانات أعلى بكثير من DDR4 SDRAM .

عرض الحافلة

خصائص الأجيال المختلفة من LPDDR
ل ب د د 1 1 هـ 2 2 هـ 3 3 هـ 4 4X 5 5x
الحد الأقصى لعرض بت البيانات 32 64 64 32 32
ساعة مجموعة الذاكرة (ميجا هرتز) 200 266 200 266 200 266 200 266 400 533
حجم الجلب المسبق 2 ن 4 ن 8 ن 16 ن
كثافات الذاكرة 64 ميجابت – 8 جيجابت 1–32 جيجابت 4–32 جيجابت 4–32 جيجابت
تردد ساعة ناقل الإدخال/الإخراج (ميجا هرتز) 200 266 400 0 533 0 800 1067 1600 2133 3200 4267
معدل نقل البيانات، DDR (MT/s) [أ] 400 533 800 1067 1600 2133 3200 4267 6400 8533
جهد التغذية (فولت) 1.8 1.2، 1.8 1.2، 1.8 1.1، 1.8 0.6، 1.1، 1.8 0.5، 1.05، 1.8 0.5، 1.05، 1.8
ناقل الأوامر/العناوين 19 بت، SDR 10 بت، DDR 6 بت، SDR 7 بت، DDR
سنة 2006 2009 2012 2014 2017 2019 2021

على النقيض من SDRAM القياسية، المستخدمة في الأجهزة الثابتة وأجهزة الكمبيوتر المحمولة والمتصلة عادةً عبر ناقل ذاكرة بعرض 64 بت، يسمح LPDDR أيضًا بقنوات بعرض 16 أو 32 بت. [2]

تمثل الإصدارات "E" و"X" إصدارات محسنة من المواصفات. فهي تعمل على رفع تردد تشغيل مجموعة الذاكرة بنسبة 33% عادةً.

كما هو الحال مع SDRAM القياسية، تضاعف معظم الأجيال حجم الجلب الداخلي وسرعة النقل الخارجي. (DDR4 وLPDDR5 هما الاستثناءان.)

الأجيال

ل ب د د (1)

إن ذاكرة DDR الأصلية منخفضة الطاقة (والتي تسمى أحيانًا بأثر رجعي LPDDR1 )، والتي تم إصدارها في عام 2006 هي شكل معدّل قليلاً من DDR SDRAM ، مع العديد من التغييرات لتقليل إجمالي استهلاك الطاقة.

الأهم من ذلك، يتم تقليل جهد الإمداد من 2.5 إلى 1.8 فولت. تأتي المدخرات الإضافية من التحديث المعوض بالحرارة (تتطلب ذاكرة الوصول العشوائي الديناميكية التحديث بشكل أقل في درجات الحرارة المنخفضة)، والتحديث الذاتي الجزئي للمصفوفة، ووضع "إيقاف التشغيل العميق" الذي يضحي بجميع محتويات الذاكرة. بالإضافة إلى ذلك، تكون الرقائق أصغر حجمًا، وتستخدم مساحة لوحة أقل من نظيراتها غير المحمولة. تعد سامسونج وميكرون من المزودين الرئيسيين لهذه التقنية، والتي تُستخدم في الأجهزة اللوحية والهواتف مثل iPhone 3GS و iPad الأصلي و Samsung Galaxy Tab 7.0 و Motorola Droid X. [ 3]

ال بي دي دي ار 2

شريحة سامسونج K4P4G154EC-FGC1 4 جيجابت LPDDR2

في عام 2009، نشرت مجموعة المعايير JEDEC JESD209-2، والتي حددت واجهة DDR منخفضة الطاقة منقحة بشكل أكثر دراماتيكية. [4] [5] وهي غير متوافقة مع DDR1 أو DDR2 SDRAM ، ولكنها يمكن أن تستوعب أيًا من:

  • LPDDR2-S2: ذاكرة مسبقة التحميل بسعة 2 ن (مثل DDR1)،
  • LPDDR2-S4: ذاكرة مسبقة الجلب بسعة 4 ن (مثل DDR2)، أو
  • LPDDR2-N: ذاكرة غير متطايرة ( فلاش NAND ).

تتشابه حالات الطاقة المنخفضة مع LPDDR الأساسية، مع بعض خيارات تحديث المصفوفة الجزئية الإضافية.

تم تحديد معلمات التوقيت لـ LPDDR-200 إلى LPDDR-1066 (ترددات الساعة من 100 إلى 533 ميجا هرتز).

يعمل LPDDR2 عند 1.2 فولت، ويقوم بإرسال خطوط التحكم والعنوان إلى ناقل CA بمعدل بيانات مزدوج 10 بت . الأوامر مماثلة لتلك الموجودة في ذاكرة SDRAM العادية ، باستثناء إعادة تعيين أكواد التشغيل الخاصة بالشحن المسبق وإنهاء الاندفاع:

ترميز أوامر LPDDR2/LPDDR3 [4]
عملية ↗ ارتفاع الساعة ↗ ↘ سقوط الساعة ↘
CA0
( RAS )		 CA1
( CAS )		 CA2
( الغرب )		 سي ايه 3
 		 سي ايه 4
 		 سي ايه 5
 		 سي ايه 6
 		 سي ايه 7
 		 سي ايه 8
 		 سي ايه 9
  		CA0
( RAS )		 CA1
( CAS )		 CA2
( الغرب )		 سي ايه 3
 		 سي ايه 4
 		 سي ايه 5
 		 سي ايه 6
 		 سي ايه 7
 		 سي ايه 8
 		 سي ايه 9
 
لا يوجد عملية ح ح ح —
شحن مسبق لجميع البنوك ح ح ل ح ح —
شحن مسبق لبنك واحد ح ح ل ح ل — ب أ0 ب أ1 ب أ2 —
نشطة (LPDDR2-N فقط) ح ح ل ح أ30 أ31 أ32 ب أ0 ب أ1 ب أ2 أ20 أ21 أ22 أ23 أ24 أ25 أ26 أ27 أ28 أ29
إنهاء الانفجار ح ح ل ل —
قراءة (AP=الشحن المسبق التلقائي) ح ل ح محجوز ج1 سي 2 ب أ0 ب أ1 ب أ2 أ ب سي 3 سي 4 سي5 سي6 سي7 سي 8 سي 9 ج10 ج11
اكتب (AP=الشحن المسبق التلقائي) ح ل ل محجوز ج1 سي 2 ب أ0 ب أ1 ب أ2 أ ب سي 3 سي 4 سي5 سي6 سي7 سي 8 سي 9 ج10 ج11
تفعيل (R0–14=عنوان الصف) ل ح ر8 ر9 ر10 ر11 ر12 ب أ0 ب أ1 ب أ2 ر0 ر1 ر2 ر3 ر4 ر5 ر6 ر7 ر13 ر14
تفعيل (LPDDR2-N فقط) ل ح أ15 أ16 أ17 أ18 أ19 ب أ0 ب أ1 ب أ2 أ5 أ6 أ7 أ8 أ9 أ10 أ11 أ12 أ13 أ14
تحديث كافة البنوك (LPDDR2-Sx فقط) ل ل ح ح —
تحديث بنك واحد (التوجيه الدوري) ل ل ح ل —
قراءة سجل الوضع (MA0–7=العنوان) ل ل ل ح م0 م1 م2 م3 م أ 4 م5 ام ايه 6 ام ايه 7 —
كتابة سجل الوضع (OP0–7=بيانات) ل ل ل ل م0 م1 م2 م3 م أ 4 م5 ام ايه 6 ام ايه 7 OP0 الجزء الأول OP2 OP3 الجزء الرابع الجزء الخامس الجزء السادس الجزء السابع

لا يتم نقل بت عنوان العمود C0 مطلقًا، ويُفترض أنه يساوي صفرًا. وبالتالي، تبدأ عمليات النقل المتتابعة دائمًا عند عناوين زوجية.

كما تحتوي LPDDR2 على تحديد الشريحة النشطة المنخفضة (عندما تكون مرتفعة، يكون كل شيء عبارة عن NOP) وإشارة تمكين CKE للساعة، والتي تعمل مثل SDRAM. وكما هو الحال مع SDRAM، فإن الأمر المرسل في الدورة التي يتم فيها إسقاط CKE لأول مرة يحدد حالة إيقاف التشغيل:

  • إذا كانت الشريحة نشطة، فإنها تتجمد في مكانها.
  • إذا كان الأمر هو NOP ( CS low أو CA0–2 = HHH)، فإن الشريحة تعمل في وضع الخمول.
  • إذا كان الأمر هو أمر تحديث (CA0–2 = LLH)، تدخل الشريحة في حالة التحديث الذاتي.
  • إذا كان الأمر عبارة عن إنهاء متتابع (CA0–2 = HHL)، تدخل الشريحة في حالة إيقاف التشغيل الكامل. (يلزم إجراء تسلسل إعادة تعيين كامل عند المغادرة.)

تم توسيع سجلات الوضع بشكل كبير مقارنة بذاكرة SDRAM التقليدية، مع مساحة عنوان 8 بت، والقدرة على قراءتها مرة أخرى. وعلى الرغم من أنها أصغر من ذاكرة EEPROM للكشف عن الوجود التسلسلي ، إلا أنها تحتوي على معلومات كافية للتخلص من الحاجة إلى واحدة.

تحتوي أجهزة S2 الأصغر من 4  جيجابت ، وأجهزة S4 الأصغر من 1 جيجابت على أربعة بنوك فقط. وتتجاهل إشارة BA2، ولا تدعم التحديث لكل بنك.

لا تستخدم أجهزة الذاكرة غير المتطايرة أوامر التحديث، وتعيد تعيين أمر الشحن المسبق لنقل بتات العنوان A20 وما فوق. يتم نقل البتات ذات الترتيب المنخفض (A19 وما دون) بواسطة أمر التنشيط التالي. ينقل هذا الصف المحدد من مجموعة الذاكرة إلى واحد من مخازن بيانات الصفوف التي تحتوي على 4 أو 8 (يتم تحديدها بواسطة بتات BA)، حيث يمكن قراءتها بواسطة أمر القراءة. على عكس ذاكرة الوصول العشوائي الديناميكية، لا تعد بتات عنوان البنك جزءًا من عنوان الذاكرة؛ يمكن نقل أي عنوان إلى أي مخزن بيانات صف. قد يتراوح طول مخزن بيانات الصف من 32 إلى 4096 بايت، اعتمادًا على نوع الذاكرة. تتجاهل الصفوف التي يزيد طولها عن 32 بايت بعض بتات العنوان ذات الترتيب المنخفض في أمر التنشيط. تتجاهل الصفوف التي يقل طولها عن 4096 بايت بعض بتات العنوان ذات الترتيب العالي في أمر القراءة.

لا تدعم الذاكرة غير المتطايرة أمر الكتابة إلى مخازن بيانات الصفوف. بل تدعم سلسلة من سجلات التحكم في منطقة عنوان خاصة أوامر القراءة والكتابة، والتي يمكن استخدامها لمسح وبرمجة مجموعة الذاكرة.

ال بي دي دي ار 3

في مايو 2012، نشرت JEDEC معيار جهاز الذاكرة منخفضة الطاقة JESD209-3. [6] [7] [8] بالمقارنة مع LPDDR2، يوفر LPDDR3 معدل بيانات أعلى ونطاق ترددي وكفاءة طاقة أكبر وكثافة ذاكرة أعلى. يحقق LPDDR3 معدل بيانات يبلغ 1600 MT/s ويستخدم تقنيات جديدة رئيسية: تسوية الكتابة وتدريب الأوامر/العنوان، [9] والإنهاء الاختياري على الشريحة (ODT)، وسعة الإدخال/الإخراج المنخفضة. يدعم LPDDR3 كلاً من أنواع الحزم على الحزمة (PoP) والحزم المنفصلة.

إن ترميز الأوامر مماثل لترميز LPDDR2، باستخدام ناقل CA بمعدل بيانات مزدوج 10 بت. [7] ومع ذلك، فإن المعيار يحدد فقط 8 n -prefetch DRAM، ولا يتضمن أوامر ذاكرة الفلاش.

تشمل المنتجات التي تستخدم LPDDR3 جهاز MacBook Air 2013، وiPhone 5S ، وiPhone 6 ، و Nexus 10 ، و Samsung Galaxy S4 (GT-I9500)، وMicrosoft Surface Pro 3 و4. [10] انتشر LPDDR3 في عام 2013، حيث يعمل بسرعة 800 ميجاهرتز DDR (1600 MT/s)، مما يوفر نطاق ترددي مماثل لذاكرة الكمبيوتر المحمول PC3-12800 في عام 2011 (12.8 جيجابايت/ثانية من النطاق الترددي). [11] لتحقيق هذا النطاق الترددي، يجب على وحدة التحكم تنفيذ ذاكرة ثنائية القناة. على سبيل المثال، هذه هي الحال بالنسبة لـ Exynos 5 Dual [12] و5 Octa. [13]

ال بي دي دي ار 3 اي

تزيد النسخة "المحسنة" من المواصفات المسماة LPDDR3E من معدل البيانات إلى 2133 MT/s. قدمت شركة Samsung Electronics أول 4  وحدات LPDDR3 من فئة 20 نانومتر بسرعة جيجابت وقادرة على نقل البيانات بسرعة تصل إلى 2133 MT/s، وهو أكثر من ضعف أداء LPDDR2 الأقدم الذي لا يتجاوز 800 MT/s. [14] تدعم أيضًا أنظمة SoC المختلفة من مختلف الشركات المصنعة ذاكرة الوصول العشوائي LPDDR3 بسرعة 800 ميجاهرتز. ويشمل ذلك Snapdragon 600 و800 من Qualcomm [15] بالإضافة إلى بعض أنظمة SoC من سلسلة Exynos و Allwinner .

ال بي دي دي ار 4

في 14 مارس 2012، استضافت JEDEC مؤتمرًا لاستكشاف كيف ستقود متطلبات الأجهزة المحمولة المستقبلية المعايير القادمة مثل LPDDR4. [16] في 30 ديسمبر 2013، أعلنت شركة Samsung أنها طورت أول LPDDR4 من فئة 20 نانومتر بسعة 8 جيجابت (1 جيجابايت) قادرة على نقل البيانات بسرعة 3200 ميجا بايت في الثانية، وبالتالي توفر أداءً أعلى بنسبة 50 بالمائة من أسرع LPDDR3 وتستهلك طاقة أقل بنسبة 40 بالمائة عند 1.1 فولت. [17] [18]

في 25 أغسطس 2014، نشرت JEDEC معيار جهاز الذاكرة منخفضة الطاقة LPDDR4 JESD209-4. [19] [20]

تتضمن التغييرات الهامة ما يلي:

  • مضاعفة سرعة الواجهة، والعديد من التغييرات الكهربائية الناتجة، بما في ذلك تغيير معيار الإدخال/الإخراج إلى منطق التأرجح المنخفض الجهد (LVSTL)
  • مضاعفة حجم الجلب الداخلي وحجم النقل الأدنى
  • التغيير من ناقل أوامر/عناوين DDR مكون من 10 بتات إلى ناقل SDR مكون من 6 بتات
  • التغيير من ناقل واحد بعرض 32 بت إلى ناقلين مستقلين بعرض 16 بت
  • يتم تمكين التحديث الذاتي من خلال الأوامر المخصصة، بدلاً من التحكم فيه بواسطة سطر CKE

تحدد المعايير حزم SDRAM التي تحتوي على قناتي وصول مستقلتين بطول 16 بت، كل منهما متصلة بما يصل إلى شريحتين لكل حزمة. يبلغ عرض كل قناة 16 بت بيانات، ولها دبابيس تحكم/عنوان خاصة بها، وتسمح بالوصول إلى 8 بنوك من DRAM. وبالتالي، يمكن توصيل الحزمة بثلاث طرق:

  • يتم توصيل خطوط البيانات والتحكم بالتوازي مع ناقل بيانات 16 بت، ويتم تحديد الشريحة فقط المتصلة بشكل مستقل لكل قناة.
  • إلى نصفين من ناقل البيانات بعرض 32 بت، وخطوط التحكم بالتوازي، بما في ذلك تحديد الشريحة.
  • إلى ناقلي بيانات مستقلين بعرض 16 بت

توفر كل شريحة ذاكرة 4 أو 6 أو 8 أو 12 أو 16  جيجابت ، نصفها لكل قناة. وبالتالي، فإن كل مجموعة ذاكرة تعادل سدس حجم الجهاز. ويتم تنظيم هذه المجموعة في العدد المناسب (16  كيلوبت إلى 64 كيلوبت) من الصفوف التي يبلغ طولها 16384 بت (2048 بايت). ومن المخطط توسيع هذه المجموعة إلى 24 و32 جيجابت، ولكن لم يتم تحديد ما إذا كان ذلك سيتم عن طريق زيادة عدد الصفوف أو عرضها أو عدد المجموعات.

يتم أيضًا تعريف الحزم الأكبر التي توفر عرضًا مزدوجًا (أربع قنوات) وما يصل إلى أربعة قوالب لكل زوج من القنوات (إجمالي 8 قوالب لكل حزمة).

يتم الوصول إلى البيانات في دفعات تتكون من 16 أو 32 عملية نقل (256 أو 512 بت، 32 أو 64 بايت، 8 أو 16 دورة DDR). يجب أن تبدأ الدفعات عند حدود 64 بت.

نظرًا لأن تردد الساعة أعلى وطول الانفجار الأدنى أطول من المعايير السابقة، يمكن إرسال إشارات التحكم بشكل أكثر تعددًا دون أن يصبح ناقل الأوامر/العنوان عنق زجاجة. يرسل LPDDR4 خطوط التحكم والعنوان إلى ناقل CA بمعدل بيانات واحد 6 بت. تتطلب الأوامر دورتين للساعة، وتتطلب العمليات التي تشفر عنوانًا (على سبيل المثال، تنشيط الصف أو القراءة أو الكتابة في العمود) أمرين. على سبيل المثال، يتطلب طلب القراءة من شريحة خاملة أربعة أوامر تستغرق 8 دورات ساعة: Activate-1، Activate-2، Read، CAS-2.

خط اختيار الشريحة (CS) نشط - مرتفع . يتم تحديد الدورة الأولى للأمر من خلال كون خط اختيار الشريحة مرتفعًا؛ ويكون منخفضًا أثناء الدورة الثانية.

ترميز أمر LPDDR4 [20] : 151 
الدورة الأولى (CS عالية) الدورة الثانية (CS منخفضة) عملية
سي ايه 5 سي ايه 4 سي ايه 3 CA2 CA1 CA0 سي ايه 5 سي ايه 4 سي ايه 3 CA2 CA1 CA0
ل ل ل ل ل ل — لا يوجد عملية
ح ل ل ل ل ل 0 الجزء الرابع OP3 OP2 الجزء الأول 1 أمر متعدد الأغراض
أب ح ل ل ل ل — ب أ2 ب أ1 ب أ0 الدفع المسبق (AB: جميع البنوك)
أب ل ح ل ل ل — ب أ2 ب أ1 ب أ0 تحديث (AB: جميع البنوك)
— ح ح ل ل ل — إدخال التحديث الذاتي
ب ل ل ل ح ل ل أ ب سي 9 — ب أ2 ب أ1 ب أ0 اكتب-1 (+CAS-2)
— ح ل ح ل ل — خروج التحديث الذاتي
0 ل ح ح ل ل أ ب سي 9 — ب أ2 ب أ1 ب أ0 الكتابة المقنعة-1 (+CAS-2)
— ح ح ح ل ل — محجوز
ب ل ل ل ل ح ل أ ب سي 9 — ب أ2 ب أ1 ب أ0 قراءة-1 (+CAS-2)
سي 8 ح ل ل ح ل سي7 سي6 سي5 سي 4 سي 3 سي 2 كاس-2
— ح ل ح ل — محجوز
الجزء السابع ل ل ح ح ل م5 م أ 4 م3 م2 م1 م0 سجل الوضع كتابة 1 و-2
MA: العنوان، OP: البيانات
الجزء السادس ح ل ح ح ل الجزء الخامس الجزء الرابع OP3 OP2 الجزء الأول OP0
— ل ح ح ح ل م5 م أ 4 م3 م2 م1 م0 قراءة سجل الوضع (+CAS-2)
— ح ح ح ح ل — محجوز
ر15 ر14 ر13 ر12 ل ح ر11 ر10 ر16 ب أ2 ب أ1 ب أ0 تفعيل-1 و-2
ر9 ر8 ر7 ر6 ح ح ر5 ر4 ر3 ر2 ر1 ر0

يتم استخدام الأمر CAS-2 باعتباره النصف الثاني من جميع الأوامر التي تقوم بإجراء نقل عبر ناقل البيانات، ويوفر بتات عناوين الأعمدة ذات الترتيب المنخفض:

  • يجب أن تبدأ أوامر القراءة على عنوان عمود مضاعف لـ 4؛ ولا يوجد شرط لتوصيل بت عنوان غير صفري C0 أو C1 إلى الذاكرة.
  • يجب أن تبدأ أوامر الكتابة على عنوان عمود مضاعف للرقم 16؛ ويجب أن يكون C2 وC3 صفرًا لأمر الكتابة.
  • يجب أيضًا أن يتبع وضع تسجيل القراءة وبعض الأوامر متعددة الأغراض أمر CAS-2، ومع ذلك يجب أن تكون جميع بتات العمود صفرًا (منخفضة).

يمكن تكوين طول الانفجار ليكون 16 أو 32 أو قابلاً للاختيار ديناميكيًا بواسطة بت BL لعمليات القراءة والكتابة.

ترتبط إشارة DMI (قناع البيانات/عكسها) واحدة بكل 8 خطوط بيانات، ويمكن استخدامها لتقليل عدد البتات المرتفعة أثناء نقل البيانات. عندما تكون مرتفعة، يتم استكمال البتات الثمانية الأخرى بواسطة كل من المرسل والمستقبل. إذا كان البايت يحتوي على خمسة بتات أو أكثر، يمكن رفع إشارة DMI إلى مستوى مرتفع، إلى جانب ثلاثة خطوط بيانات أو أقل. نظرًا لأن خطوط الإشارة تنتهي عند مستوى منخفض، فإن هذا يقلل من استهلاك الطاقة.

(استخدام بديل، حيث يتم استخدام DMI للحد من عدد خطوط البيانات التي يتم تبديلها في كل عملية نقل إلى 4 كحد أقصى، يقلل من التداخل. يمكن استخدام هذا بواسطة وحدة التحكم في الذاكرة أثناء عمليات الكتابة، ولكن لا تدعمه أجهزة الذاكرة.)

يمكن تمكين عكس ناقل البيانات بشكل منفصل للقراءة والكتابة. بالنسبة للكتابات المقنعة (التي لها رمز أمر منفصل)، يعتمد تشغيل إشارة DMI على ما إذا كان عكس الكتابة ممكّنًا أم لا.

  • إذا تم تعطيل DBI عند الكتابة، يشير المستوى المرتفع في DMI إلى أنه يجب تجاهل بايت البيانات المقابل وعدم كتابته
  • إذا تم تمكين DBI عند الكتابة، فإن المستوى المنخفض في DMI، جنبًا إلى جنب مع بايت بيانات يحتوي على 5 بتات أو أكثر، يشير إلى بايت بيانات يجب تجاهله وعدم كتابته.

يتضمن LPDDR4 أيضًا آلية "تحديث الصف المستهدف" لتجنب التلف بسبب " مطرقة الصف " على الصفوف المجاورة. تحدد تسلسل خاص من ثلاث تسلسلات تنشيط/شحن مسبق الصف الذي تم تنشيطه أكثر من الحد الأقصى المحدد للجهاز (200000 إلى 700000 لكل دورة تحديث). داخليًا، يقوم الجهاز بتحديث الصفوف المجاورة فعليًا بدلاً من الصف المحدد في أمر التنشيط. [21] [20] : 153–54 

ذاكرة LPDDR4X

اقترحت شركة Samsung Semiconductor نوعًا مختلفًا من LPDDR4 أطلق عليه اسم LPDDR4X. [22] : 11  LPDDR4X مطابق لـ LPDDR4 باستثناء توفير طاقة إضافية عن طريق تقليل جهد الإدخال/الإخراج (Vddq) من 1.1 فولت إلى 0.6 فولت. في 9 يناير 2017، أعلنت شركة SK Hynix عن حزم LPDDR4X بسعة 8 و16 جيجابايت. [23] [24] نشرت JEDEC معيار LPDDR4X في 8 مارس 2017. [25] بصرف النظر عن الجهد المنخفض، تتضمن التحسينات الإضافية خيار قالب أحادي القناة للتطبيقات الأصغر، وحزم MCP وPoP وIoT الجديدة، وتحسينات إضافية في التعريف والتوقيت لأعلى درجة سرعة 4266 MT/s.

ال بي دي دي ار 5

في 19 فبراير 2019، نشرت JEDEC المعيار JESD209-5 لمعدل البيانات المزدوج منخفض الطاقة 5 (LPDDR5). [26]

أعلنت شركة سامسونج أنها حصلت على نماذج أولية من شرائح LPDDR5 في يوليو 2018. تقدم LPDDR5 التغييرات التالية: [27]

  • تم زيادة معدل نقل البيانات إلى 6400 ميجابت/ثانية لكل دبوس
  • يتم استخدام الساعات التفاضلية (3200 ميجا هرتز، DDR)
  • لم يتم مضاعفة Prefetch مرة أخرى، ولكن بقيت 16 n
  • تم زيادة عدد البنوك إلى 16، مقسمة إلى أربع مجموعات بنكية تشبه DDR4
  • تحسينات توفير الطاقة: [26]
    • أوامر نسخ البيانات والكتابة X (كلها صفر أو كلها صفر) لتقليل نقل البيانات
    • القياس الديناميكي للتردد والجهد
  • هندسة زمنية جديدة، حيث تستخدم الأوامر ساعة رئيسية ربع السرعة (CK)، بينما يتم نقل البيانات باستخدام إشارات ساعة الكتابة (WCK) وقراءة ستروب (RDQS) ذات السرعة الكاملة والتي يتم تمكينها فقط عند الضرورة [26]
  • مجموعة واحدة من الساعات ذات السرعة الكاملة لكل بايت (مقابل 16 بت في LPDDR4)
  • إزالة دبوس تمكين الساعة (CKE)؛ بدلاً من ذلك يتم الدخول إلى وضع الطاقة المنخفضة من خلال أمر عبر ناقل CA، ويستمر حتى تنتقل إشارة اختيار الشريحة التالية إلى مستوى مرتفع

تدعم وحدات التحكم في الذاكرة AMD Van Gogh و Intel Tiger Lake و Apple silicon (M1 Pro و M1 Max و M1 Ultra و M2 و A16 Bionic) و Huawei Kirin 9000 و Snapdragon 888 ذاكرة LPDDR5.

يؤدي مضاعفة معدل النقل وساعة رئيسية بربع السرعة إلى إنشاء ساعة رئيسية بنصف تردد ساعة LPDDR4 مماثلة. يتم توسيع ناقل الأوامر (CA) إلى 7 بتات، ويتم نقل الأوامر بمعدل بيانات مضاعف، وبالتالي يتم إرسال الأوامر بنفس معدل LPDDR4.

ترميز أوامر LPDDR5 [28] [29]
↗ ارتفاع الساعة ↗ ↘ سقوط الساعة ↘ عملية
سي ايه 6 سي ايه 5 سي ايه 4 سي ايه 3 CA2 CA1 CA0 سي ايه 6 سي ايه 5 سي ايه 4 سي ايه 3 CA2 CA1 CA0
ل ل ل ل ل ل ل — لا يوجد عملية
ح ل ل ل ل ل ل — دخول إيقاف التشغيل
ل ح ل ل ل ل ل — ل — اقرأ FIFO
ح ح ل ل ل ل ل — ل — اكتب FIFO
ل ل ح ل ل ل ل — محجوز
ح ل ح ل ل ل ل — ل — قراءة معايرة DQ
الجزء السابع ح ح ل ل ل ل الجزء السادس الجزء الخامس الجزء الرابع OP3 OP2 الجزء الأول OP0 أمر متعدد الأغراض
الجزء السابع ل ل ح ل ل ل الجزء السادس الجزء الخامس الجزء الرابع OP3 OP2 الجزء الأول OP0 وضع تسجيل الكتابة 2
ل ح ل ح ل ل ل — خروج التحديث الذاتي
ح ح ل ح ل ل ل بي دي دي إس إي — إدخال التحديث الذاتي
ل ل ح ح ل ل ل ام ايه 6 م5 م أ 4 م3 م2 م1 م0 قراءة سجل الوضع
ح ل ح ح ل ل ل ام ايه 6 م5 م أ 4 م3 م2 م1 م0 سجل الوضع كتابة 1
ل ح ح ح ل ل ل أب إس بي 1 س ب 0 آر إف إم بي جي 0 ب أ1 ب أ0 ينعش
ح ح ح ح ل ل ل أب — بي جي 1 بي جي 0 ب أ1 ب أ0 شحن مسبق
سي5 سي 4 سي 3 ل ح ل ل أ ب سي 2 ج1 بي جي 1 بي جي 0 ب أ1 ب أ0 اكتب 32
WS_FS
​		 WS_RD
​		 WS_WR
​		 ح ح ل ل WXSB
/B3		 دبليو اكس اس ايه دبليو ار اكس دي سي 3 دي سي 2 دي سي 1 دي سي 0 تحديد عنوان العمود
سي5 سي 4 سي 3 ثاني أكسيد الكربون ل ح ل أ ب سي 2 ج1 بي جي 1 بي جي 0 ب أ1 ب أ0 الكتابة المقنعة
سي5 سي 4 سي 3 ثاني أكسيد الكربون ح ح ل أ ب سي 2 ج1 بي جي 1 بي جي 0 ب أ1 ب أ0 يكتب
سي5 سي 4 سي 3 ثاني أكسيد الكربون ل ل ح أ ب سي 2 ج1 بي جي 1 بي جي 0 ب أ1 ب أ0 يقرأ
سي5 سي 4 سي 3 ثاني أكسيد الكربون ح ل ح أ ب سي 2 ج1 بي جي 1 بي جي 0 ب أ1 ب أ0 اقرأ 32
ر10 ر9 ر8 ر7 ل ح ح ر6 ر5 ر4 ر3 ر2 ر1 ر0 تفعيل 2
ر17 ر16 ر15 ر14 ح ح ح ر13 ر12 ر11 بي جي 1 بي جي 0 ب أ1 ب أ0 تفعيل 1

بالمقارنة بالمعايير السابقة، تغيرت تسمية عناوين الأعمدة. يسمح كل من LPDDR4 وLPDDR5 بما يصل إلى 10 بتات من عنوان العمود، لكن الأسماء مختلفة. تمت إعادة تسمية C0–C9 في LPDDR4 إلى B0–B3 وC0–C5. وكما هو الحال مع LPDDR4، يجب أن تبدأ عمليات الكتابة عند عنوان مضاعف لـ 16 مع B0–B3 صفر، لكن عمليات القراءة قد تطلب نقل دفعة بترتيب مختلف عن طريق تحديد قيمة غير صفرية لـ B3.

كما هو الحال مع LPDDR4، يتطلب قراءة بعض البيانات أربعة أوامر: أمران تنشيط لاختيار صف، ثم أمر CAS وأمر قراءة لاختيار عمود. وعلى عكس LPDDR4، يأتي أمر CAS قبل أمر القراءة أو الكتابة. في الواقع، إنه تسمية خاطئة إلى حد ما، لأنه لا يختار عمودًا على الإطلاق. بدلاً من ذلك، تتمثل وظيفته الأساسية في تحضير DRAM للمزامنة مع البداية الوشيكة لساعة WCK عالية السرعة. تحدد بتات WS_FS وWS_RD وWS_WR توقيتات مختلفة، مع تحسين خياري _RD و_WR لأمر القراءة أو الكتابة التالي مباشرة، بينما يبدأ خيار _FS الساعة على الفور، وقد يتبعه قراءات أو كتابات متعددة، للوصول إلى بنوك متعددة.

كما يحدد CAS خيار "write X". إذا تم تعيين بت WRX، فإن عمليات الكتابة لا تنقل البيانات، بل تملأ الدفعة بأرقام صفرية أو أحادية، تحت سيطرة بت WXS (اختيار الكتابة X). يستغرق هذا نفس القدر من الوقت، لكنه يوفر الطاقة.

بالإضافة إلى الدفعات المعتادة المكونة من 16 كلمة، توجد أوامر لأداء دفعات مزدوجة الطول مكونة من 32 كلمة. قد تحدد عمليات القراءة (ولكن ليس الكتابة) موضع بداية داخل الدفعة المحاذية المكونة من 32 كلمة باستخدام البتات C0 وB3.

ذاكرة الوصول العشوائي LPDDR5X

في 28 يوليو 2021، نشرت JEDEC معيار JESD209-5B لمعدل البيانات المزدوج منخفض الطاقة 5/5X (LPDDR5/5X) [30] مع التغييرات التالية:

  • تمديد السرعة حتى 8533 ميجابت/ثانية
  • تحسينات سلامة الإشارة باستخدام معادلة الإرسال والاستقبال
  • تحسينات الموثوقية من خلال ميزة إدارة التحديث التكيفي الجديدة

في 9 نوفمبر 2021، أعلنت شركة سامسونج أنها طورت أول ذاكرة وصول عشوائي ديناميكية LPDDR5X في الصناعة. يتضمن تنفيذ سامسونج شرائح بسعة 16 جيجابت (2 جيجا بايت)، على عقدة معالجة 14 نانومتر ، مع وحدات تصل إلى 32 شريحة (64 جيجا بايت) في حزمة واحدة. وفقًا للشركة، ستستخدم الوحدات الجديدة طاقة أقل بنسبة 20٪ من LPDDR5. [31] وفقًا لأندريه فروموسانو من AnandTech ، كان من المتوقع أن يكون LPDDR5X في أنظمة SoC ومنتجات أخرى لجيل 2023 من الأجهزة. [32]

في 19 نوفمبر 2021، أعلنت شركة Micron أن شركة Mediatek قد قامت بالتحقق من صحة ذاكرة LPDDR5X DRAM الخاصة بها لشريحة Dimensity 9000 5G SoC من شركة Mediatek. [33]

في 25 يناير 2023، أعلنت شركة SK Hynix عن رقائق "Low Power Double Data Rate 5 Turbo" (LPDDR5T) بنطاق ترددي يبلغ 9.6 جيجابت في الثانية. [34] تعمل في نطاق الجهد المنخفض للغاية1.01–1.12 فولت تم ضبطه بواسطة JEDEC . وقد تم دمجه في معيار LPDDR5X باسم LPDDR5X-9600 مما يجعل "LPDDR5T" اسمًا تجاريًا. [35]
يدعم MediaTek Dimensity 9300 وQualcomm Snapdragon 8 Gen 3 LPDDR5T.

في 17 أبريل 2024، أعلنت شركة Samsung Electronics عن LPDDR5X-10700 بنطاق ترددي أعلى بنسبة 25% وسعة أعلى بنسبة 30% وكفاءة طاقة محسنة بنسبة 25% مقارنة بأجيال LPDDR5X السابقة. يتم تحقيق ذلك من خلال عملية 12 نانومتر جديدة تسمح للرقائق بأن تكون أكثر كفاءة مع كونها صغيرة بما يكفي لتناسب سعات تصل إلى 32 جيجابايت في حزمة واحدة. [36]

في 16 يوليو 2024، أكملت شركة Samsung التحقق من صحة أسرع ذاكرة DRAM LPDDR5X في الصناعة، والقادرة على العمل بسرعات تصل إلى 10.7 جيجابت في الثانية، لاستخدامها في شريحة Dimensity 9400 SoC الرائدة القادمة من MediaTek. [1]

ال بي دي دي ار 6

  • تمديد السرعة حتى 14400 ميجابت/ثانية
  • كام 2

ملحوظات

  1. ^ على نحو مكافئ، ميغابت/ثانية·دوران.

مراجع

  1. ^ ab "متى لا يكون LPDDR3 هو LPDDR3؟ عندما يكون DDR3L..." مدونة ملتزمة بالذاكرة . تم الاسترجاع في 16 يوليو 2021 .
  2. ^ "LPDDR". ويكي شركة Texas Instruments . مؤرشف من الأصل في 5 مارس 2012. استرجاع 10 مارس 2015 .
  3. ^ Anandtech Samsung Galaxy Tab - مراجعة AnandTech، 23 ديسمبر 2010
  4. ^ ab JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) (PDF) ، JEDEC Solid State Technology Association، فبراير 2010 ، تم الاسترجاع في 30 ديسمبر 2010
  5. ^ "JEDEC تعلن عن نشر معيار LPDDR2 لأجهزة الذاكرة منخفضة الطاقة". بيان صحفي . 2 أبريل 2009. تم الاسترجاع في 28 نوفمبر 2021 .
  6. ^ JEDEC تنشر معيار LPDDR3 لشرائح الذاكرة منخفضة الطاقة Archived 20 May 2012 at the Wayback Machine , مجلة Solid State Technology
  7. ^ ab JESD209-3 LPDDR3 Low Power Memory Device Standard، JEDEC Solid State Technology Association
  8. ^ "JEDEC تعلن عن نشر معيار LPDDR3 لأجهزة الذاكرة منخفضة الطاقة". jedec.org . تم الاسترجاع في 10 مارس 2015 .
  9. ^ هل تريد نظرة عامة سريعة ومباشرة على مواصفات JEDEC LPDDR3 الجديدة؟ يقدمها لك موقع EETimes أرشيف 2013-07-28 على موقع Wayback Machine ، تقرير ذاكرة دينالي
  10. ^ داخل سامسونج جالكسي S4 محفوظ في 2013-04-29 على موقع Wayback Machine ، Chipworks
  11. ^ ذاكرة LPDDR3 عالية الأداء من سامسونج تتيح أجهزة محمولة مذهلة في عامي 2013 و2014 - الجانب المشرق من الأخبار
  12. ^ "Samsung Exynos". samsung.com . تم الاسترجاع في 10 مارس 2015 .
  13. ^ كشفت شركة سامسونج عن معالج ثماني النواة للهواتف المحمولة على موقع EEtimes
  14. ^ الآن يتم إنتاج أربعة جيجابايت من ذاكرة الوصول العشوائي الديناميكية المحمولة LPDDR3، باستخدام تقنية المعالجة من فئة 20 نانومتر*، بيزنس واير
  15. ^ الكشف عن معالجات Snapdragon 800 Series و Snapdragon 600، كوالكوم
  16. ^ "JEDEC ستركز على تكنولوجيا الهاتف المحمول في مؤتمرها القادم". jedec.org . تم الاسترجاع في 10 مارس 2015 .
  17. ^ "Samsung Develops Industry's First 8Gb LPDDR4 Mobile DRAM". Samsung Tomorrow (Official Blog). Samsung Electronics. مؤرشف من الأصل في 1 أكتوبر 2014. تم الاسترجاع في 10 مارس 2015 .
  18. ^ http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf ذاكرة JESD79 DDR4 SDRAM القياسية
  19. ^ 'JEDEC تصدر معيار LPDDR4 لأجهزة الذاكرة منخفضة الطاقة'، جمعية تقنية الحالة الصلبة JEDEC.
  20. ^ abc JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) (PDF) ، JEDEC Solid State Technology Association، أغسطس 2014 ، تم الاسترجاع في 25 ديسمبر 2014اسم المستخدم وكلمة المرور "cypherpunks" سيسمحان بالتنزيل.
  21. ^ "أمر تحديث مطرقة الصف". براءات الاختراع . US20140059287 . تم الاسترجاع في 10 مارس 2015 .
  22. ^ رضا، عاشق (16 سبتمبر 2016). "الحاجة إلى الذاكرة" تولد "ذاكرة جديدة" (PDF) . قمة كوالكوم 3G LTE. هونج كونج.
  23. ^ شيلوف ، انطون. "SK Hynix تعلن عن حزم LPDDR4X-4266 DRAM سعة 8 جيجابايت" . تم الاسترجاع في 28 يوليو 2017 .
  24. ^ “SK하이닉스 세계 최대 용량의 초저전력 모바일 D램 출시”. سكينيكس (في الكورية). مؤرشف من الأصل في 13 يناير 2019 . تم الاسترجاع في 28 يوليو 2017 .
  25. ^ "JEDEC تُحدِّث معايير أجهزة الذاكرة منخفضة الطاقة". JEDEC . تم الاسترجاع في 28 يوليو 2017 .
  26. ^ abc "JEDEC تُحدِّث معيارًا لأجهزة الذاكرة منخفضة الطاقة: LPDDR5". jedec.org . تم الاسترجاع في 19 فبراير 2019 .
  27. ^ سميث، رايان (16 يوليو 2018). "سامسونج تعلن عن أول شريحة ذاكرة عشوائية ديناميكية LPDDR5، تستهدف معدلات بيانات تبلغ 6.4 جيجابت في الثانية وطاقة مخفضة بنسبة 30%". أناند تيك .
  28. ^ “LPDDR5 / 5X 协议解读(三)عملية WCK”، Zhihu (باللغتين الصينية والإنجليزية)، 19 ديسمبر 2022 ، استرجاعها 4 نوفمبر 2023
  29. ^ Chang, Alex (Yeongkee) (أكتوبر 2019)، "الأوامر والميزات الجديدة" (PDF) ، ورشة عمل LPDDR5 ، تم الاسترجاع في 4 نوفمبر 2023
  30. ^ "JEDEC تنشر معايير جديدة ومحدثة لأجهزة الذاكرة منخفضة الطاقة المستخدمة في تطبيقات 5G والذكاء الاصطناعي". jedec.org . تم الاسترجاع في 28 يوليو 2021 .
  31. ^ "Samsung Develops Industry's First LPDDR5X DRAM". Samsung .com . 9 نوفمبر 2021 . تم الاسترجاع في 9 نوفمبر 2021 .
  32. ^ Frumusanu, Andrei (9 نوفمبر 2021). "Samsung Announces First LPDDR5X at 8.5Gbps". Anandtech .com . تم الاسترجاع في 9 نوفمبر 2021 .
  33. ^ "ميكرون وميديا ​​تيك أول من يثبت صحة ذاكرة LPDDR5X". تكنولوجيا ميكرون.
  34. ^ "SK hynix تطور أسرع ذاكرة DRAM محمولة في العالم LPDDR5T". 24 يناير 2023. تم الاسترجاع في 12 يونيو 2023 .
  35. ^ Hung, Vuong. "Jedec Memory for Automotive LPDDRx & UFS" (PDF) . jedec.org . ص. 4. تم الاسترجاع في 18 أبريل 2024 .
  36. ^ "تطور سامسونج أسرع ذاكرة وصول عشوائي ديناميكية LPDDR5X بسرعة 10.7 جيجابت في الثانية، ومُحسَّنة لتطبيقات الذكاء الاصطناعي". غرفة أخبار سامسونج . 17 أبريل 2024. تم الاسترجاع في 18 أبريل 2024 .
  • ميكرون
  • سامسونج
  • إلبيدا
  • نانيا أرشيف 21 أكتوبر 2014 على موقع واي باك مشين
  • صفحات JEDEC: ذاكرة SDRAM منخفضة الطاقة بمعدل بيانات مزدوج 3 (LPDDR3)

Retrieved from "https://en.wikipedia.org/w/index.php?title=LPDDR&oldid=1254836586#LPDDR2"
Original text
Rate this translation
Your feedback will be used to help improve Google Translate