حاسوب ذو مجموعة تعليمات مخفضة

يرى مايكل ج. فلين أن أول نظام RISC هو تصميم IBM 801 ، ^{[ 2 ]} الذي بدأه جون كوك عام 1975 واكتمل عام 1980. وقد طُوّر 801 نتيجةً لجهود بناء معالج عالي السرعة 24 بت لاستخدامه كأساس لمقسم هاتف رقمي . ولتحقيق هدفهم المتمثل في تحويل مليون مكالمة في الساعة (300 مكالمة في الثانية)، حسبوا أن وحدة المعالجة المركزية تتطلب أداءً يصل إلى 12 مليون تعليمة في الثانية (MIPS)، ^{[ 8 ]} مقارنةً بأسرع حاسوب مركزي لديهم في ذلك الوقت، وهو 370/168 ، الذي كان يعمل بسرعة 3.5 مليون تعليمة في الثانية. ^{[ 9 ]}

استند التصميم إلى دراسةٍ لمجموعة إحصائيات واسعة النطاق جمعتها شركة IBM من عملائها. وقد أظهرت هذه الدراسة أن البرامج في بيئات الأداء العالي تستخدم سجلات المعالج بكثافة ، وأنها غالبًا ما تنفد منها. مما يشير إلى أن إضافة سجلات أخرى من شأنها تحسين الأداء. بالإضافة إلى ذلك، لاحظ الباحثون أن المترجمات تتجاهل عمومًا الغالبية العظمى من التعليمات المتاحة، وخاصةً أنماط العنونة المتعامدة. وبدلًا من ذلك، تختار أسرع نسخة من أي تعليمة معينة، ثم تُنشئ إجراءات صغيرة باستخدامها. وهذا يشير إلى إمكانية حذف غالبية التعليمات دون التأثير على الكود الناتج. وقد تضافرت هاتان النتيجتان؛ إذ أن حذف التعليمات يسمح بتقصير رموز العمليات ، مما يُحرر بتات في كلمة التعليمات يمكن استخدامها بعد ذلك للاختيار من بين مجموعة أكبر من السجلات. ^{[ 8 ]}

أُلغي برنامج مقسم الهاتف عام ١٩٧٥، لكن الفريق كان قد أثبت حينها أن التصميم نفسه سيُحسّن الأداء بشكل ملحوظ عند تشغيل أي نوع من البرامج تقريبًا. في عمليات المحاكاة، أظهروا أن مُترجمًا مُعدّلًا لاستخدام المسجلات بدلًا من العمل مباشرةً على الذاكرة، سيُشغّل البرنامج أسرع بثلاث مرات تقريبًا من التصاميم التقليدية. والمثير للدهشة أن البرنامج نفسه سيعمل أسرع بنسبة ٥٠٪ تقريبًا حتى على الأجهزة الموجودة بفضل الاستخدام المُحسّن للمسجلات. عمليًا، أنتج مُترجم PL/8 التجريبي، وهو نسخة مُصغّرة قليلًا من PL/I ، باستمرار برامج تعمل بسرعة أكبر بكثير على أجهزة الحاسوب المركزية الموجودة لديهم. ^{[ ٨ ]}

أُنتجت نسخة 32 بت من المعالج 801 في النهاية على شريحة واحدة باسم IBM ROMP عام 1981، وهو اختصار لـ "معالج قسم منتجات المكاتب للأبحاث". ^{[ 10 ]} صُمم هذا المعالج لأداء مهام "مصغرة"، واستُخدم في واجهات الأجهزة الطرفية ووحدات التحكم في القنوات في حواسيب IBM اللاحقة. كما استُخدم كمعالج في حاسوب IBM RT PC عام 1986، والذي مُني بفشل تجاري. ^{[ 11 ]} على الرغم من أن المعالج 801 لم ينتشر استخدامه على نطاق واسع في شكله الأصلي، إلا أنه ألهم العديد من المشاريع البحثية، بما في ذلك مشاريع في IBM أدت في النهاية إلى بنية IBM POWER . ^{[ 12 ] [ 13 ]}

بحلول أواخر سبعينيات القرن العشرين، اكتسب معالج 801 شهرة واسعة في الصناعة. وتزامن ذلك مع ظهور تقنيات تصنيع جديدة سمحت بطرح رقائق أكثر تعقيدًا في السوق. احتوى معالج Zilog Z80 لعام 1976 على 8000 ترانزستور، بينما احتوى معالج Motorola 68000 (68k) لعام 1979 على 68000 ترانزستور. استغلت هذه التصاميم الأحدث تعقيدها المتزايد لتوسيع مجموعة التعليمات وجعلها أكثر استقلالية. استخدمت معظمها، مثل معالج 68k، الشفرة الدقيقة لتحقيق ذلك، حيث تقرأ التعليمات وتعيد تنفيذها كسلسلة من التعليمات الداخلية الأبسط. في معالج 68k، استُخدم ثلث الترانزستورات بالكامل لهذه الشفرة الدقيقة. ^{[ 14 ]}

في عام ١٩٧٩، أُرسل ديفيد باترسون في إجازة تفرغ علمي من جامعة كاليفورنيا، بيركلي، لمساعدة فريق شركة دي إي سي على الساحل الغربي في تحسين الشفرة الدقيقة لمعالج VAX. أُصيب باترسون بالذهول من تعقيد عملية البرمجة، وخلص إلى أنها غير قابلة للتطبيق. ^{[ ١٥ ]} كتب في البداية ورقة بحثية حول طرق تحسين الشفرة الدقيقة، لكنه غيّر رأيه لاحقًا وقرر أن الشفرة الدقيقة نفسها هي المشكلة. وبتمويل من برنامج داربا VLSI ، بدأ باترسون مشروع بيركلي RISC . أدى هذا البرنامج، الذي يكاد يكون مجهولًا اليوم، إلى عدد هائل من التطورات في تصميم الرقائق وتصنيعها، وحتى في رسومات الحاسوب. وبدراسة مجموعة متنوعة من البرامج من نظام BSD Unix الخاص بهم ، وجد فريق بيركلي، كما فعلت شركة IBM، أن معظم البرامج لا تستفيد من التنوع الكبير في التعليمات الموجودة في معالج 68k. ^{[ ١٦ ]}

أشارت أعمال باترسون المبكرة إلى مشكلة جوهرية في النهج التقليدي "كلما زاد كان أفضل"؛ فحتى التعليمات التي تُعدّ أساسية للأداء العام كانت تتأخر بسبب مرورها عبر الشفرة الدقيقة. وإذا أُزيلت الشفرة الدقيقة، ستعمل البرامج بشكل أسرع. وبما أن الشفرة الدقيقة في نهاية المطاف تأخذ التعليمات المعقدة وتقسمها إلى خطوات، فلا يوجد ما يمنع المُصرّف من القيام بذلك بدلاً من ذلك. وقد أوحت هذه الدراسات بأنه حتى بدون أي تغييرات أخرى، يُمكن تصنيع شريحة تحتوي على ثلث عدد الترانزستورات وتعمل بشكل أسرع. ^{[ 16 ]} وفي ورقة RISC-I الأصلية ، أشاروا إلى ما يلي: ^{[ 17 ]}

يبدو أن تخطي هذا المستوى الإضافي من التفسير يحسن الأداء مع تقليل حجم الشريحة. ^{[ 17 ]}

كما اكتُشف أنه في تطبيقات البرمجة الدقيقة لبعض البنى، تميل العمليات المعقدة إلى أن تكون أبطأ من سلسلة من العمليات الأبسط التي تؤدي نفس الوظيفة. ويعود ذلك جزئيًا إلى أن العديد من التصاميم كانت تُنجز على عجل، مع قلة الوقت المتاح لتحسين كل تعليمة أو ضبطها؛ إذ لم تُحسّن إلا التعليمات الأكثر استخدامًا، وقد تكون سلسلة من هذه التعليمات أسرع من تعليمة أقل ضبطًا تؤدي عملية مكافئة لتلك السلسلة. ومن الأمثلة الشهيرة على ذلك تعليمة VAXINDEX . ^{[ 18 ]}

كشفت دراسة بيركلي أيضًا عن عدد من النقاط الإضافية. من بينها أن البرامج كانت تقضي وقتًا طويلًا في استدعاءات البرامج الفرعية وإرجاع النتائج، وبدا أن هناك إمكانية لتحسين الأداء العام من خلال تسريع هذه الاستدعاءات. دفع هذا تصميم بيركلي إلى اختيار طريقة تُعرف باسم " نوافذ التسجيل" ، والتي تُحسّن أداء البرامج الفرعية بشكل ملحوظ، وإن كان ذلك على حساب بعض التعقيد. ^{[ 17 ]} كما لاحظوا أن غالبية التعليمات الرياضية كانت عبارة عن عمليات إسناد بسيطة؛ إذ لم يُنفّذ سوى ثلثها عمليات مثل الجمع أو الطرح. ولكن عندما تحدث هذه العمليات، فإنها تميل إلى أن تكون بطيئة. أدى هذا إلى تركيز أكبر بكثير على وحدة بيانات الحساب الأساسية، على عكس التصاميم السابقة التي كانت تُخصّص فيها غالبية الشريحة للتحكم والبرمجيات الدقيقة. ^{[ 16 ]}

استند تصميم معالج Berkeley RISC الناتج إلى تحسين الأداء من خلال استخدام تقنية خطوط الأنابيب والاستخدام المكثف لنوافذ السجلات. ^{[ 18 ] [ 17 ]} في وحدة المعالجة المركزية التقليدية، يوجد عدد محدود من السجلات، ويمكن للبرنامج استخدام أي سجل في أي وقت. أما في وحدة المعالجة المركزية المزودة بنوافذ السجلات، فيوجد عدد هائل من السجلات، على سبيل المثال 128 سجلًا، ولكن لا يمكن للبرامج استخدام سوى عدد محدود منها، على سبيل المثال ثمانية سجلات، في أي وقت. يمكن لبرنامج يقتصر على ثمانية سجلات لكل إجراء إجراء استدعاءات إجراءات سريعة للغاية : ببساطة، ينقل الاستدعاء النافذة "للأسفل" بمقدار ثمانية سجلات، إلى مجموعة السجلات الثمانية التي يستخدمها ذلك الإجراء، ثم يعيد أمر العودة النافذة إلى مكانها الأصلي. ^{[ 19 ]} قدم مشروع بيركلي RISC معالج RISC-I في عام 1982. يتكون هذا المعالج من 44,420 ترانزستورًا فقط (مقارنةً بمتوسط ​​100,000 ترانزستور في تصميمات CISC الأحدث في ذلك الوقت)، ويحتوي على 32 تعليمة فقط، ومع ذلك فقد تفوق أداؤه بشكل كامل على أي تصميم آخر أحادي الشريحة، حيث كان أداؤه المُقدّر أعلى من أداء VAX. ^{[ 17 ]} ثم أتبعوا ذلك بمعالج RISC-II الذي يتكون من 40,760 ترانزستورًا و39 تعليمة في عام 1983، والذي كان أسرع بثلاث مرات من معالج RISC-I. ^{[ 17 ]}

مع بدء شهرة مشروع RISC في وادي السيليكون ، انطلق مشروع مماثل في جامعة ستانفورد عام 1981. نشأ مشروع MIPS هذا من دورة دراسات عليا لجون ل. هينيسي ، وأنتج نظامًا عمليًا عام 1983، وكان قادرًا على تشغيل برامج بسيطة بحلول عام 1984. ^{[ 20 ]} ركز نهج MIPS على دورة ساعة سريعة واستخدام خط الأنابيب، لضمان تشغيله بأقصى طاقته. ^{[ 20 ]} تبع نظام MIPS نظام MIPS-X، وفي عام 1984 أسس هينيسي وزملاؤه شركة MIPS Computer Systems لإنتاج التصميم تجاريًا. ^{[ 20 ] [ 21 ]} أسفر هذا المشروع عن بنية جديدة سُميت أيضًا MIPS، والمعالج الدقيق R2000 عام 1985. ^{[ 21 ]}

أصبحت الفلسفة العامة لمفهوم RISC مفهومة على نطاق واسع بحلول النصف الثاني من ثمانينيات القرن العشرين، مما دفع مصممي MIPS-X إلى صياغتها على هذا النحو في عام 1987:

ينبغي أن يكون الهدف من أي صيغة تعليمات هو: 1. فك تشفير بسيط، 2. فك تشفير بسيط، 3. فك تشفير بسيط. يجب السخرية من أي محاولات لتحسين كثافة التعليمات البرمجية على حساب أداء وحدة المعالجة المركزية في كل فرصة سانحة. ^{[ 22 ]}

كما كان التنافس بين أساليب RISC و CISC التقليدية موضوعًا للتحليل النظري في أوائل الثمانينيات، مما أدى، على سبيل المثال، إلى القانون الحديدي لأداء المعالج .

منذ عام 2010، يجري تطوير بنية مجموعة تعليمات مفتوحة المصدر جديدة (ISA)، تُعرف باسم Berkeley RISC-V ، في جامعة كاليفورنيا، بيركلي، لأغراض البحث العلمي وكبديل مجاني لبنى مجموعات التعليمات الاحتكارية. وبحلول عام 2014، تم تثبيت الإصدار الثاني من بنية مجموعة التعليمات الخاصة بمساحة المستخدم . ^{[ 23 ]} صُممت هذه البنية لتكون قابلة للتوسيع، بدءًا من نواة أساسية تكفي لمعالج مضمن صغير، وصولًا إلى استخدامها في الحواسيب العملاقة والحوسبة السحابية، وذلك من خلال ملحقات ومعالجات مساعدة قياسية ومُحددة من قِبل مصممي الرقائق. وقد تم اختبارها في تصميم السيليكون باستخدام نظام ROCKET SoC ، المتوفر أيضًا كمولد معالجات مفتوح المصدر بلغة CHISEL.

في أوائل ثمانينيات القرن العشرين، أحاطت شكوك كبيرة بمفهوم RISC. تمحور أحد هذه الشكوك حول استخدام الذاكرة؛ إذ قد تُكتب تعليمة واحدة من معالج تقليدي مثل موتورولا 68k على شكل ست تعليمات من تعليمات RISC الأبسط. نظريًا، قد يُبطئ هذا النظام لأنه يقضي وقتًا أطول في جلب التعليمات من الذاكرة. ولكن بحلول منتصف ثمانينيات القرن العشرين، نضجت هذه المفاهيم بما يكفي لتُعتبر مجدية تجاريًا. ^{[ 11 ] [ 20 ]}

في سوق الحواسيب الصغيرة ، بدأت شركات مثل Celerity Computing و Pyramid Technology و Ridge Computers في تقديم أنظمة مصممة وفقًا لمبادئ RISC أو مبادئ مشابهة لـ RISC في أوائل الثمانينيات. ^{[ 24 ] [ 25 ] [ 26 ] [ 27 ] [ 28 ]} وقد بدأ عدد قليل من هذه التصاميم باستخدام معالجات RISC الدقيقة .

بدأت تصاميم RISC التجارية بالظهور في منتصف ثمانينيات القرن العشرين. طُرح جهاز IBM RT PC في يناير 1986، ومعالج Acorn ARM1 كجزء من نظام تقييم في يوليو 1986، ^{[ 29 ]} بعد تصنيعه الأولي في أبريل 1985. ^{[ 30 ]} وطُرح معالج MIPS R2000 في مايو 1986، ^{[ 31 ]} وتبعه بعد فترة وجيزة معالج PA-RISC من شركة Hewlett-Packard في بعض حواسيبها. ^{[ 32 ]} في هذه الأثناء، اكتسب مشروع بيركلي شهرة واسعة حتى أصبح اسمه مرادفًا للمفهوم برمته. في عام 1987، بدأت شركة Sun Microsystems بشحن أنظمة مزودة بمعالج SPARC ، المبني مباشرةً على نظام Berkeley RISC-II. ^{[ 11 ] [ 33 ]} وتُعزي لجنة الابتكارات في الحوسبة والاتصالات التابعة للحكومة الأمريكية قبول جدوى مفهوم RISC إلى نجاح نظام SPARC. ^{[ 11 ]}

كان من فوائد معالجات RISC للصناعة انخفاض أسعارها بشكل ملحوظ مقارنةً بمعالج Intel 80386 الذي كان يُباع حصريًا ؛ ^{[ 34 ]} وبحلول عام 1989، توفرت العديد من وحدات المعالجة المركزية RISC، وأدت المنافسة إلى خفض سعرها إلى 10 دولارات لكل مليون تعليمات في الثانية (MIPS) بكميات كبيرة. كان أداء وحدة المعالجة المركزية RISC من IBM - المتوفرة فقط في أجهزة الكمبيوتر الشخصية RT - أقل تنافسية من غيرها، ^{[ 35 ]} لكن نجاح معالجات SPARC جدد الاهتمام داخل IBM، التي أصدرت أنظمة RISC جديدة بحلول عام 1990، وبحلول عام 1995، أصبحت معالجات RISC أساسًا لصناعة خوادم بلغت قيمتها 15 مليار دولار. ^{[ 11 ]}

كان باترسون مستشارًا لشركة إنتل خلال ثمانينيات القرن الماضي. ورغم هيمنة إنتل على سوق المعالجات الدقيقة بمعالج CISC 80386 وخلفائه، إلا أن الإجماع على أن معالجات RISC هي مستقبل الصناعة أثّر على مهندسي الشركة، الذين عملوا على تحسين أداء معالجاتهم لمضاهاة أداء RISC. ^{[ 34 ]} واتبعت شركة IBM نهجًا مشابهًا، حيث ركزت على تحسين معالجات CISC قدر الإمكان في حواسيبها المركزية ، ^{[ 36 ]} بينما طرحت حواسيب جديدة تعتمد على معالجات RISC لتنافس مباشرةً أنظمتها المتوسطة الحالية التي تعمل بمعالجات CISC . ^{[ 37 ]} واستند انتقال شركة صن إلى معالجات SPARC إلى قرارها بالانتقال إلى معالجات RISC بأسرع ما يمكن، بدلًا من الاعتماد على تحسينات معالجات CISC. ^{[ 36 ]} أما مهندسو شركة DEC الذين صمموا محطة DECstation باستخدام معالج MIPS R2000 وليس معالج VAX الخاص بشركتهم، فقد فعلوا ذلك لأنهم كتبوا أن الأول يوفر "ميزة أداء لا تقل عن ضعفين" مقابل التكلفة. ^{[ 38 ] [ 36 ]} بحلول أواخر ثمانينيات القرن العشرين، تفوقت تصميمات RISC الجديدة بسهولة على جميع تصميمات CISC بفارق كبير. ^{[ 36 ]}

بحلول عام ١٩٩٢، كانت شركات صن، ودي إي سي، وإتش بي، وآي بي إم الشركات الرائدة في مجال معالجات RISC التجارية. ^{[ ٣٩ ]} وبدأت شركات أخرى جهودها في تطوير معالجات RISC. ومن بين البنى المتاحة: دي إي سي ألفا ، وإيه إم دي إيه إم ٢٩٠٠٠ ، وإنتل آي ٨٦٠ و آي ٩٦٠ ، وموتورولا ٨٨٠٠٠ ، وآي بي إم باور ، وبعد ذلك بقليل، آي بي إم/آبل/موتورولا باور بي سي . اختفى العديد من هذه المعالجات لاحقًا لعدم امتلاكها ميزة تنافسية تُذكر مقارنةً بغيرها في نفس الحقبة. أما المعالجات المتبقية، فتُستخدم غالبًا في أسواق متخصصة أو كجزء من أنظمة أخرى؛ ومن بين تصاميم هذه الشركات التقليدية، لم يتبقَ سوى معالجات SPARC ومعالج Power ISA المشتق من PowerPC في السوق.

كانت بنية ARM أكثر بنى RISC استخدامًا، وقد صُممت في البداية لتوفير أداء حاسوبي مكتبي عالي بتكلفة منخفضة، وفي حزمة حرارية محدودة، كما هو الحال في جهاز Acorn Archimedes ، على الرغم من ظهورها في جداول تصنيف الحواسيب العملاقة . وسرعان ما تم تكييف تطبيقها الأولي، الذي كان يتميز باستهلاك منخفض نسبيًا للطاقة والتبريد، مع التطبيقات المدمجة، مثل معالجة الصور النقطية في طابعات الليزر. ^{[ 40 ]} قامت شركة Acorn، بالشراكة مع Apple Inc وVLSI، بتأسيس شركة ARM Ltd في عام 1990، لتقاسم تكاليف البحث والتطوير وإيجاد أسواق جديدة لبنية ARM، والتي قامت، بالشراكة مع TI وGEC وSharp وNokia وOracle وDigital، بتطوير تصميمات RISC مدمجة ومنخفضة الطاقة، واستهداف قطاعات السوق المتخصصة آنذاك. ومع ازدياد استخدام الحوسبة في الأجهزة المحمولة والسيارات والبث المباشر والأجهزة الذكية، أصبحت ARM بنية ARM الأكثر استخدامًا، حيث تُشير تقديرات الشركة إلى أن ما يقرب من نصف وحدات المعالجة المركزية التي تم شحنها في التاريخ كانت من نوع ARM. ^{[ 41 ]}

يُساء فهم عبارة "حاسوب ذو مجموعة تعليمات مُختزلة" بشكل شائع، حيث يُعتقد خطأً أن التعليمات تُحذف ببساطة، مما ينتج عنه مجموعة تعليمات أصغر. ^{[ 43 ]} في الواقع، على مر السنين، ازداد حجم مجموعات تعليمات RISC، واليوم يمتلك العديد منها مجموعة تعليمات أكبر من العديد من وحدات المعالجة المركزية CISC. ^{[ 44 ] [ 45 ]} على سبيل المثال ، تمتلك بعض معالجات RISC، مثل PowerPC، مجموعات تعليمات بحجم مجموعة تعليمات IBM System/370 من نوع CISC ؛ في المقابل، يحتوي DEC PDP-8 - وهو وحدة معالجة مركزية CISC بوضوح لأن العديد من تعليماته تتضمن عمليات وصول متعددة إلى الذاكرة - على 8 تعليمات أساسية فقط وعدد قليل من التعليمات الموسعة. ^{[ 46 ]} كان المقصود من مصطلح "مُختزلة" في هذه العبارة هو وصف حقيقة أن مقدار العمل الذي تُنجزه أي تعليمة منفردة يكون مُختزلاً - دورة ذاكرة بيانات واحدة على الأكثر - مقارنةً بـ "التعليمات المُعقدة" لوحدات المعالجة المركزية CISC التي قد تتطلب عشرات دورات ذاكرة البيانات لتنفيذ تعليمة واحدة. ^{[ 47 ]}

يُفضل أحيانًا استخدام مصطلح " بنية التحميل والتخزين" .

ثمة طريقة أخرى للنظر إلى نقاش RISC/CISC، وهي النظر إلى ما يُكشف للمترجم. في معالج CISC، قد يستخدم الجهاز داخليًا سجلات وبتات علامات لتنفيذ تعليمة معقدة واحدة STRING MOVE، لكنه يخفي هذه التفاصيل عن المترجم. أما العمليات الداخلية لمعالج RISC فهي "مُعرَّضة للمترجم"، مما يُفسر اختصار " Relegate Interesting Stuff to the Compiler" (أي "تفويض الأمور المهمة للمترجم"). ^{[ 48 ] [ 49 ]}

تتميز معظم معمارية RISC بتعليمات ذات طول ثابت وتشفير بسيط، مما يُبسط منطق جلب التعليمات وفك تشفيرها وإصدارها بشكل كبير. ويُعد هذا من بين الأهداف الرئيسية لنهج RISC. ^{[ 17 ]}

بعض هذا ممكن بفضل التحول الحديث إلى تنسيقات 32 بت. على سبيل المثال، في برنامج نموذجي، أكثر من 30% من الثوابت العددية إما 0 أو 1، و95% منها تتسع في بايت واحد، و99% في قيمة 16 بت. ^{[ 50 ]} عندما كانت الحواسيب تعتمد على كلمات 8 أو 16 بت، كان من الصعب دمج القيمة الفورية مع رمز العملية في كلمة ذاكرة واحدة، على الرغم من أن بعض التعليمات مثل الزيادة والنقصان كانت تفعل ذلك ضمنيًا باستخدام رمز عملية مختلف. في المقابل، يمتلك جهاز 32 بت مساحة كافية لترميز القيمة الفورية، وهذا يغني عن الحاجة إلى قراءة ثانية من الذاكرة لاستخراج القيمة. لهذا السبب تسمح العديد من معالجات RISC بترميز ثابت 12 أو 13 بت مباشرةً في كلمة التعليمات. ^{[ 17 ]}

بافتراض مساحة ثابتة 13 بت، كما هو الحال في تصميمات MIPS وRISC، تتوفر 19 بت إضافية لترميز التعليمات. وهذا يترك مساحة كافية للإشارة إلى كل من رمز العملية وسجل واحد أو سجلين. تتطلب عمليات السجلات، ومعظمها عمليات حسابية ومنطقية، عددًا كافيًا من البتات لترميز السجلين أو الثلاثة سجلات المستخدمة. تستخدم معظم المعالجات تنسيق المعاملات الثلاثة A = B + C، وفي هذه الحالة يلزم ثلاثة أرقام سجلات. إذا كان المعالج يحتوي على 32 سجلًا، فإن كل سجل يتطلب رقمًا من 5 بتات، أي 15 بتًا إجمالًا. إذا تم استبدال أحد هذه السجلات بقيمة فورية، فستظل هناك مساحة لترميز السجلين المتبقيين ورمز العملية. التعليمات الشائعة الموجودة في أنظمة الكلمات المتعددة، مثل `require` INCو`require` DEC، والتي تقلل عدد الكلمات التي يجب قراءتها قبل تنفيذ التعليمات، غير ضرورية في RISC حيث يمكن تنفيذها باستخدام سجل واحد والقيمة الفورية 1. ^{[ 17 ]}

لا يزال تنسيق RISC-I الأصلي مثالًا نموذجيًا لهذا المفهوم. فهو يستخدم 7 بتات لرمز العملية وعلامة بت واحد للرموز الشرطية، والبتات الخمسة التالية لسجل الوجهة، والبتات الخمسة التالية للمعامل الأول. يتبقى بذلك 14 بتًا، يشير أولها إلى ما إذا كانت البتات الـ 13 التالية تحتوي على قيمة فورية أم أنها تستخدم خمسة منها فقط للإشارة إلى سجل للمعامل الثاني. ^{[ 17 ]} مثال أكثر تعقيدًا هو ترميز MIPS، الذي يستخدم 6 بتات فقط لرمز العملية، متبوعة بسجلين من 5 بتات. يمكن استخدام البتات الـ 16 المتبقية بطريقتين: إما كقيمة فورية من 16 بت، أو كقيمة إزاحة من 5 بتات (تُستخدم فقط في عمليات الإزاحة، وإلا فهي صفر)، والبتات الـ 6 المتبقية كامتداد لرمز العملية. في حالة العمليات الحسابية بين السجلات، يكون رمز العملية 0، وتحتوي البتات الـ 6 الأخيرة على الكود الفعلي. أما تلك التي استخدمت قيمة فورية فقد استخدمت حقل رمز العملية العادي في البداية. ^{[ 51 ]}

من عيوب تعليمات 32 بت انخفاض كثافة التعليمات البرمجية، وهي سمة سلبية في الحوسبة المدمجة أكثر منها في أسواق محطات العمل والخوادم التي صُممت معمارية RISC في الأصل لخدمتها. ولمعالجة هذه المشكلة، توفر العديد من المعماريات، مثل SuperH (1992) و ARM thumb ( ¹⁹⁹⁴ ) و MIPS16e (2004) و ^{Power Variable} Length Encoding ISA (2006) و RISC-V و Adapteva Epiphany ، مجموعة تعليمات مضغوطة قصيرة اختيارية ذات ميزات مُخفّضة . عمومًا، تُظهر هذه التعليمات عددًا أقل من المسجلات وعددًا أقل من البتات للقيم الفورية، وغالبًا ما تستخدم تنسيقًا ثنائي المعاملات لحذف رقم مسجل واحد من التعليمات. يتطلب تنسيق ثنائي المعاملات في نظام يحتوي على 16 مسجلًا 8 بتات لأرقام المسجلات، مما يترك 8 بتات أخرى لرمز العملية أو استخدامات أخرى. ويتبع جهاز SH5 هذا النمط أيضًا، على الرغم من أنه تطور في الاتجاه المعاكس، حيث أضاف تعليمات أطول 32 بت إلى ترميز أصلي 16 بت.

إن أبرز ما يميز معمارية RISC هو تنفيذ تعليمة واحدة على الأقل في كل دورة . ^{[ 35 ]} يُوصف التشغيل أحادي الدورة بأنه "التنفيذ السريع للوظائف البسيطة التي تُهيمن على تدفق تعليمات الحاسوب"، وبالتالي يسعى إلى تحقيق معدل إنتاجية متوسط ​​يقارب تعليمة واحدة في كل دورة لأي تدفق تعليمات منفرد. ^{[ 53 ]}

تشمل الميزات الأخرى لبنية RISC ما يلي:

• يتم تخصيص عدد أقل بكثير من الترانزستورات للمنطق الأساسي، الأمر الذي سمح في الأصل للمصممين بزيادة حجم مجموعة السجلات وزيادة التوازي الداخلي.
• تنسيق تعليمات موحد، باستخدام كلمة واحدة مع رمز العملية في نفس مواضع البتات لتسهيل فك التشفير
• يمكن استخدام جميع السجلات ذات الأغراض العامة على قدم المساواة كمصدر/وجهة في جميع التعليمات، مما يبسط تصميم المترجم ( غالبًا ما يتم الاحتفاظ بسجلات الفاصلة العائمة بشكل منفصل).
• أنماط عنونة بسيطة مع عنونة معقدة يتم تنفيذها بواسطة تسلسلات التعليمات
• أنواع البيانات في الأجهزة قليلة (لا يوجد سلسلة بايت أو نظام عشري مشفر ثنائياً [BCD]، على سبيل المثال)

من المرجح أيضًا أن تتميز تصميمات RISC بنموذج ذاكرة هارفارد ، حيث يتم فصل تدفق التعليمات وتدفق البيانات من الناحية المفاهيمية؛ وهذا يعني أن تعديل الذاكرة التي يتم فيها تخزين التعليمات البرمجية قد لا يكون له أي تأثير على التعليمات التي ينفذها المعالج (لأن وحدة المعالجة المركزية لديها ذاكرة تخزين مؤقت منفصلة للتعليمات والبيانات )، على الأقل حتى يتم إصدار تعليمات مزامنة خاصة؛ تحافظ معالجات CISC التي تحتوي على ذاكرات تخزين مؤقت منفصلة للتعليمات والبيانات بشكل عام على مزامنتها تلقائيًا، من أجل التوافق مع الإصدارات السابقة من المعالجات.

تشترك العديد من تصميمات RISC المبكرة في خاصية وجود خانة تأخير التفرع ، وهي مساحة تعليمات تلي مباشرةً عملية القفز أو التفرع. تُنفَّذ التعليمات الموجودة في هذه المساحة سواءً تم تنفيذ التفرع أم لا (أي أن تأثير التفرع يتأخر). تُبقي هذه التعليمات وحدة الحساب والمنطق (ALU) في وحدة المعالجة المركزية مشغولةً خلال الوقت الإضافي اللازم عادةً لتنفيذ التفرع. أما اليوم، فتُعتبر خانة تأخير التفرع أثرًا جانبيًا غير مرغوب فيه لاستراتيجية معينة في تنفيذ بعض تصميمات RISC، وتتخلى عنها تصميمات RISC الحديثة عمومًا (مثل PowerPC والإصدارات الأحدث من SPARC وMIPS).

من بين الجوانب التي تُعزى إلى أولى تصميمات RISC التي ظهرت حوالي عام 1975، الملاحظات التي أشارت إلى أن مُجمّعات البرامج ذات الذاكرة المحدودة في ذلك الوقت كانت غالبًا عاجزة عن الاستفادة من الميزات المصممة لتسهيل كتابة التعليمات البرمجية بلغة التجميع يدويًا ، وأن أنماط العنونة المعقدة تستغرق دورات معالجة عديدة نظرًا لعمليات الوصول الإضافية المطلوبة إلى الذاكرة. وقد طُرحت فكرة أن هذه الوظائف ستُنفذ بشكل أفضل بواسطة تسلسلات من التعليمات الأبسط إذا كان ذلك سيؤدي إلى تطبيقات صغيرة بما يكفي لتوفير مساحة للعديد من المسجلات، مما يقلل من عدد عمليات الوصول البطيئة إلى الذاكرة. في هذه التصميمات البسيطة، تكون معظم التعليمات ذات طول موحد وبنية متشابهة، وتقتصر العمليات الحسابية على مسجلات وحدة المعالجة المركزية، ولا تصل إلى الذاكرة إلا تعليمات التحميل والتخزين المنفصلة . تُمكّن هذه الخصائص من تحقيق توازن أفضل لمراحل خط الأنابيب مقارنةً بالسابق، مما يجعل خطوط أنابيب RISC أكثر كفاءة بشكل ملحوظ ويسمح بترددات ساعة أعلى .

كان الدافع الآخر وراء تصميمات RISC وغيرها هو القياسات العملية على برامج حقيقية. وقد لخص أندرو تانينباوم العديد من هذه القياسات، موضحًا أن المعالجات غالبًا ما تحتوي على ثوابت فورية كبيرة الحجم. فعلى سبيل المثال، أظهر أن 98% من جميع الثوابت في البرنامج يمكن تخزينها في 13 بت ، ومع ذلك، خصصت العديد من تصميمات وحدات المعالجة المركزية 16 أو 32 بت لتخزينها. يشير هذا إلى أنه لتقليل عدد عمليات الوصول إلى الذاكرة، يمكن لجهاز ذي طول ثابت تخزين الثوابت في البتات غير المستخدمة من كلمة التعليمات نفسها، بحيث تكون جاهزة فورًا عندما تحتاجها وحدة المعالجة المركزية (تمامًا مثل العنونة الفورية في التصميم التقليدي). وقد تطلب ذلك استخدام رموز عمليات صغيرة الحجم لإتاحة مساحة لثابت ذي حجم معقول في كلمة تعليمات 32 بت.

نظرًا لأن العديد من البرامج في العالم الحقيقي تقضي معظم وقتها في تنفيذ عمليات بسيطة، فقد قرر بعض الباحثين التركيز على جعل هذه العمليات بأسرع ما يمكن. يُحدَّد معدل تردد وحدة المعالجة المركزية بالوقت اللازم لتنفيذ أبطأ عملية فرعية في أي تعليمة؛ وغالبًا ما يؤدي تقليل زمن الدورة هذا إلى تسريع تنفيذ التعليمات الأخرى. ^{[ 54 ]} أدى التركيز على "التعليمات المُختزلة" إلى تسمية الجهاز الناتج بـ"حاسوب مجموعة التعليمات المُختزلة" (RISC). كان الهدف هو جعل التعليمات بسيطة للغاية بحيث يمكن تنفيذها بسهولة عبر خطوط الأنابيب، وذلك لتحقيق معدل نقل بيانات دورة واحدة عند الترددات العالية . يتناقض هذا مع تصميمات CISC التي اعتُبرت "عملياتها الحسابية الأساسية وعمليات نقل السجلات" صعبة التنفيذ عبر خطوط الأنابيب. ^{[ 55 ]}

لاحقًا، لوحظ أن إحدى أبرز خصائص معالجات RISC هي أن الوصول إلى الذاكرة الخارجية لا يتم إلا من خلال تعليمة تحميل أو تخزين . أما باقي التعليمات فكانت محصورة في السجلات الداخلية. وقد بسّط هذا الأمر جوانب عديدة من تصميم المعالج، إذ سمح بأن تكون التعليمات ثابتة الطول، وبسط مسارات المعالجة، وحصر منطق معالجة التأخير في إتمام الوصول إلى الذاكرة (مثل عدم وجود البيانات في ذاكرة التخزين المؤقت) في تعليمتين فقط. ونتيجةً لذلك، أُطلق على تصميمات RISC اسم معمارية التحميل والتخزين . ^{[ 56 ]}

مع بداية القرن الحادي والعشرين، اعتمدت غالبية الأنظمة منخفضة التكلفة والأنظمة المحمولة على معمارية RISC. ^{[ 69 ]} ومن الأمثلة على ذلك:

• تهيمن معمارية ARM على سوق الأنظمة المدمجة منخفضة الطاقة والتكلفة (عادةً ما تتراوح تردداتها بين 200 و1800  ميجاهرتز في عام 2014). وتُستخدم في عدد من الأنظمة مثل معظم الأنظمة التي تعمل بنظام Android ، وأجهزة Apple iPhone و iPod Touch و iPad و Apple Watch و Apple TV ، و Palm ، وMicrosoft Windows Phone (المعروف سابقًا باسم Windows Mobile / Windows CE)، وأجهزة RIM ، وNintendo Game Boy Advance و DS و 3DS و Switch ، و Raspberry Pi ، وغيرها.
• تم استخدام معالج PowerPC من شركة IBM في أجهزة ألعاب GameCube و Wii و PlayStation 3 و Xbox 360 و Wii U.
• تم استخدام خط MIPS (الذي تم استخدامه في وقت ما في العديد من أجهزة الكمبيوتر SGI) في أجهزة ألعاب PlayStation و PlayStation 2 و Nintendo 64 و PlayStation Portable ، وبوابات الإنترنت المنزلية مثل سلسلة Linksys WRT54G .
• جهاز SuperH من شركة هيتاشي ، الذي كان يستخدم على نطاق واسع في الأصل في أجهزة 32X و Saturn و Dreamcast ، والذي تم تطويره وبيعه الآن بواسطة شركة Renesas باسم SH4 .
• Atmel AVR ، المستخدمة في مجموعة متنوعة من المنتجات بدءًا من وحدات التحكم المحمولة Xbox ومنصة Arduino مفتوحة المصدر للتحكم الدقيق وحتى سيارات BMW .
• RISC-V ، وهو الإصدار الحالي من معيار RISC ISA المفتوح من بيركلي ، مع مساحات عناوين 32 أو 64 بت ، ومجموعة تعليمات عددية أساسية صغيرة، ومجموعة تعليمات "مضغوطة" تجريبية لكثافة التعليمات البرمجية ومصممة للامتدادات القياسية والخاصة.

• تم استخدام بنية PowerPC الخاصة بشركة IBM في أجهزة كمبيوتر Macintosh من Apple منذ عام 1994، عندما بدأت عملية التحول من معالجات عائلة Motorola 68000 ، وحتى عام 2005، عندما انتقلت إلى معالجات Intel x86 . ^{[ 70 ]}
• تستخدم بعض أجهزة Chromebook منصات تعتمد على معالجات ARM منذ عام 2012. ^{[ 71 ]}
• تستخدم شركة أبل معالجات مصممة داخليًا تعتمد على بنية ARM لمجموعة أجهزة الكمبيوتر المكتبية والمحمولة منذ انتقالها من معالجات إنتل، [ ^{72 ] وتم} إصدار أول هذه الأجهزة في نوفمبر 2020. ^{[ 63 ]}
• تستخدم مايكروسوفت معالجات كوالكوم ^{[ 73 ]} القائمة على معمارية ARM في سلسلة أجهزة Surface الخاصة بها . وقد أصدرت كل من HP Inc و Lenovo أجهزة كمبيوتر تعمل بنظام ويندوز مزودة بمعالج كوالكوم سنابدراجون القائم على معمارية ARM .

• MIPS ، من شركة Silicon Graphics (توقفت عن تصنيع الأنظمة القائمة على MIPS في عام 2006).
• SPARC ، من إنتاج شركة أوراكل (التي كانت تُعرف سابقًا باسم صن مايكروسيستمز )، وشركة فوجيتسو .
• تم استخدام بنية IBM POWER الخاصة بشركة IBM ، وPowerPC، و Power ISA، ولا تزال تستخدم في العديد من أجهزة الكمبيوتر العملاقة والخوادم متوسطة المدى ومحطات العمل الخاصة بشركة IBM.
• معالج PA-RISC من شركة Hewlett-Packard ، والمعروف أيضًا باسم HP-PA (تم إيقاف إنتاجه في نهاية عام 2008).
• ألفا ، المستخدمة في أجهزة الكمبيوتر أحادية اللوحة ، ومحطات العمل، والخوادم، وأجهزة الكمبيوتر العملاقة من شركة ديجيتال إكويبمنت ، ثم كومباك ، وأخيراً هيوليت-باكارد (HP) (تم إيقافها اعتبارًا من عام 2007).
• RISC-V ، وهو الإصدار الخامس من معمارية RISC من بيركلي، يتميز بمساحات عناوين 64 أو 128 بت ، ونواة معالجة الأعداد الصحيحة مُوسّعة لتشمل عمليات الفاصلة العائمة، والعمليات الذرية ، ومعالجة المتجهات ، ومُصمم ليتم توسيعه بتعليمات للشبكات، والإدخال/الإخراج، ومعالجة البيانات. تتوفر مواصفات تصميم "Rocket" فائق القياس 64 بت للتحميل، وهو مُطبق في معالج مبادرة المعالجات الأوروبية .
• تستخدم شركات الحوسبة السحابية حاليًا معمارية ARM للخوادم . ومن الأمثلة على ذلك معالج سلسلة AWS Graviton المستخدم في خدمات متنوعة على منصة AWS. ^{[ 74 ]} كما استُخدمت معمارية ARM في شريحة Fujitsu A64FX لإنشاء Fugaku، أسرع حاسوب عملاق في العالم عام 2020.

أصبحت معمارية RISC شائعة في المعالجات مفتوحة المصدر والمعالجات الدقيقة البرمجية نظرًا لسهولة تنفيذها نسبيًا، مما يجعلها مناسبة لتطبيقات FPGA والنماذج الأولية، على سبيل المثال. ومن الأمثلة على ذلك:

• OpenRISC ، وهي مجموعة تعليمات مفتوحة وبنية دقيقة تم تقديمها لأول مرة في عام 2000.
• في عام 2019، كانت مواصفات معمارية MIPS المفتوحة متاحة للاستخدام مجانًا وبدون رسوم للمطورين المسجلين في MIPS. ^{[ 75 ]}
• في عام 2005، أصدرت شركة صن وثائق ومواصفات Ultra Sparc الخاصة بها، بموجب رخصة GPLv2.
  • LEON ، وهو تطبيق مفتوح المصدر ومقاوم للإشعاع لمجموعة تعليمات SPARC V8 (يستهدف تطبيقات الفضاء).
• Libre-SOC ، وهو نظام SoC مفتوح المصدر يعتمد على Power ISA مع ملحقات للفيديو والرسومات ثلاثية الأبعاد.
• في عام 2010، تم إتاحة الإصدار الخامس من معمارية RISC-V من بيركلي، ومواصفاتها، وسلسلة أدواتها، وعلامتها التجارية، مجانًا للأغراض غير التجارية. ^{[ 76 ]}
• SuperH - J Core ، في عام 2015، تم البدء في مشروع لتقديم تطبيقات غرف نظيفة لـ Hitachi SuperH RISC ISA المنتهية صلاحية براءة اختراعها.
• في عام 2018، بدأت شركة ARM، بالشراكة مع شركة Xilinx الموردة لتقنية FPGA، في تقديم وصول مجاني إلى بعض الملكية الفكرية لشركة ARM، بما في ذلك مواصفات FPGA لبعض أنوية وحدة المعالجة المركزية القديمة. ^{[ 77 ]}