كلمة تعليمات طويلة جدًا

الموسوعة الحرة

تشير كلمة التعليمات الطويلة جدًا ( VLIW ) إلى بنيات مجموعات التعليمات المصممة لاستغلال التوازي على مستوى التعليمات (ILP). يسمح معالج VLIW للبرامج بتحديد التعليمات بشكل صريح لتنفيذها بالتوازي ، في حين تسمح وحدات المعالجة المركزية (CPU) التقليدية في الغالب للبرامج بتحديد التعليمات لتنفيذها بالتسلسل فقط. يهدف VLIW إلى السماح بأداء أعلى دون التعقيد الكامن في بعض التصميمات الأخرى.

تتضمن الوسائل التقليدية لتحسين الأداء في المعالجات تقسيم التعليمات إلى خطوات فرعية بحيث يمكن تنفيذ التعليمات جزئيًا في نفس الوقت (يُطلق عليه خط الأنابيب )، وإرسال تعليمات فردية ليتم تنفيذها بشكل مستقل، في أجزاء مختلفة من المعالج ( الهندسة المعمارية الفائقة )، وحتى تنفيذ التعليمات بترتيب مختلف عن البرنامج ( التنفيذ خارج الترتيب ). [1] كل هذه الطرق تعقد الأجهزة (دوائر أكبر، وتكلفة أعلى واستخدام للطاقة) لأن المعالج يجب أن يتخذ جميع القرارات داخليًا حتى تعمل هذه الطرق.

على النقيض من ذلك، تعتمد طريقة VLIW على البرامج التي توفر جميع القرارات فيما يتعلق بالتعليمات التي يجب تنفيذها في وقت واحد وكيفية حل التعارضات. وكأمر عملي، يعني هذا أن المترجم (البرنامج المستخدم لإنشاء البرامج النهائية) يصبح أكثر تعقيدًا، لكن الأجهزة أبسط من العديد من وسائل التوازي الأخرى.

تاريخ

اخترع جوش فيشر مفهوم بنية VLIW ومصطلح VLIW في مجموعته البحثية بجامعة ييل في أوائل الثمانينيات. [2] تم تطوير تطويره الأصلي لجدولة التتبع كطريقة تجميع لـ VLIW عندما كان طالب دراسات عليا في جامعة نيويورك . قبل VLIW، كان مفهوم الجدولة المسبقة لوحدات التنفيذ والتوازي على مستوى التعليمات في البرمجيات راسخًا في ممارسة تطوير التعليمات البرمجية الأفقية . قبل فيشر، تم تطوير الجوانب النظرية لما سيُطلق عليه لاحقًا VLIW من قبل عالم الكمبيوتر السوفييتي ميخائيل كارتسيف [3] بناءً على عمله في الستينيات على أجهزة الكمبيوتر M-9 وM-10 ذات التوجه العسكري. تم تطوير أفكاره لاحقًا ونشرها كجزء من كتاب مدرسي [4] قبل عامين من ورقة فيشر الأساسية، ولكن بسبب الستار الحديدي ولأن عمل كارتسيف كان مرتبطًا في الغالب بالجيش فقد ظل غير معروف إلى حد كبير في الغرب.

تضمنت ابتكارات فيشر تطوير مُجمِّع يمكنه استهداف التعليمات البرمجية الدقيقة الأفقية من البرامج المكتوبة بلغة برمجة عادية . لقد أدرك أنه للحصول على أداء جيد واستهداف جهاز ذي إصدار واسع ، سيكون من الضروري إيجاد التوازي خارج ذلك الموجود عمومًا داخل كتلة أساسية . كما طور طرق جدولة المنطقة لتحديد التوازي خارج الكتل الأساسية. جدولة التتبع هي إحدى هذه الطرق، وتتضمن جدولة المسار الأكثر احتمالية للكتل الأساسية أولاً، وإدراج التعليمات البرمجية التعويضية للتعامل مع الحركات المضاربة، وجدولة ثاني أكثر تتبع احتمالية، وهكذا، حتى يكتمل الجدول.

كان الابتكار الثاني لفيشر هو فكرة أن بنية وحدة المعالجة المركزية المستهدفة يجب أن تكون مصممة لتكون هدفًا معقولًا للمترجم؛ يجب أن يكون المترجم والبنية الخاصة بمعالج VLIW مصممين بشكل مشترك. وقد استوحى فيشر هذا جزئيًا من الصعوبة التي لاحظها فيشر في جامعة ييل في التجميع للهندسة المعمارية مثل FPS164 من أنظمة النقطة العائمة ، والتي كانت تحتوي على بنية حوسبة مجموعة تعليمات معقدة (CISC) تفصل بين بدء التعليمات والتعليمات التي تحفظ النتيجة، وتحتاج إلى خوارزميات جدولة معقدة للغاية. طور فيشر مجموعة من المبادئ التي تميز تصميم VLIW المناسب، مثل خطوط الأنابيب ذاتية الاستنزاف وملفات السجل متعددة المنافذ العريضة وهندسة الذاكرة . جعلت هذه المبادئ من السهل على المترجمين إصدار التعليمات البرمجية السريعة.

تم وصف أول مُجمِّع VLIW في أطروحة دكتوراه لجون إليس، بإشراف فيشر. تم تسمية المُجمِّع باسم Bulldog، نسبةً إلى تميمة جامعة ييل. [5]

غادر فيشر جامعة ييل في عام 1984 لتأسيس شركة ناشئة، مولتي فلو ، جنبًا إلى جنب مع المؤسسين المشاركين جون أودونيل وجون روتنبرج. أنتجت مولتي فلو سلسلة TRACE من أجهزة الكمبيوتر العملاقة الصغيرة VLIW ، وشحنت أول آلاتها في عام 1987. يمكن لجهاز VLIW من مولتي فلو إصدار 28 عملية بالتوازي لكل تعليمة. تم تنفيذ نظام TRACE في مزيج من التكامل متوسط ​​​​الحجم (MSI) والتكامل واسع النطاق (LSI) والتكامل واسع النطاق جدًا (VLSI) ، معبأ في خزائن، وهي تقنية عفا عليها الزمن حيث أصبحت أكثر فعالية من حيث التكلفة لدمج جميع مكونات المعالج (باستثناء الذاكرة) على شريحة واحدة.

كان من المبكر جدًا استخدام تقنية Multiflow لمواكبة الموجة التالية، عندما بدأت بنيات الرقائق تسمح بوحدات المعالجة المركزية متعددة الإصدارات. [ يحتاج إلى توضيح ] وقد أدركت شركات أشباه الموصلات الرئيسية قيمة تقنية Multiflow في هذا السياق، لذلك تم ترخيص المترجم والبنية لاحقًا لمعظم هذه الشركات.

تحفيز

قد يستخدم المعالج الذي ينفذ كل تعليمة واحدة تلو الأخرى (أي بنية قياسية غير خطية ) موارد المعالج بشكل غير فعال، مما يؤدي إلى ضعف الأداء المحتمل. يمكن تحسين الأداء من خلال تنفيذ خطوات فرعية مختلفة من التعليمات المتسلسلة في وقت واحد (يُطلق عليها خط الأنابيب )، أو حتى تنفيذ تعليمات متعددة في وقت واحد تمامًا كما هو الحال في البنيات الفائقة . يمكن تحقيق المزيد من التحسين من خلال تنفيذ التعليمات بترتيب مختلف عن الترتيب الذي تحدث به في البرنامج، ويُطلق عليه التنفيذ خارج الترتيب . [1]

تزيد هذه الطرق الثلاث من تعقيد الأجهزة. قبل تنفيذ أي عمليات بالتوازي، يجب على المعالج التحقق من عدم وجود أي ترابطات بين التعليمات . على سبيل المثال، إذا تم استخدام نتيجة تعليمة أولى كمدخل لتعليمة ثانية، فلن تتمكن من تنفيذها في نفس الوقت ولن تتمكن التعليمة الثانية من التنفيذ قبل الأولى. لقد زادت المعالجات الحديثة غير المنظمة من موارد الأجهزة التي تقوم بجدولة التعليمات وتحديد الترابطات.

على النقيض من ذلك، تنفذ VLIW العمليات بالتوازي، بناءً على جدول زمني ثابت، يتم تحديده عند تجميع البرامج . نظرًا لأن تحديد ترتيب تنفيذ العمليات (بما في ذلك العمليات التي يمكن تنفيذها في وقت واحد) يتم بواسطة المترجم، فإن المعالج لا يحتاج إلى أجهزة الجدولة التي تتطلبها الطرق الثلاث الموضحة أعلاه. وبالتالي، توفر وحدات المعالجة المركزية VLIW المزيد من الحوسبة مع تعقيد أقل للأجهزة (ولكن تعقيد أكبر للمترجم) مقارنة بمعظم وحدات المعالجة المركزية الفائقة. [1] وهذا أيضًا مكمل لفكرة أنه يجب إجراء أكبر عدد ممكن من العمليات الحسابية قبل تنفيذ البرنامج، في وقت التجميع.

تصميم

في التصميمات الفائقة، يكون عدد وحدات التنفيذ غير مرئي لمجموعة التعليمات. كل تعليمة تشفر عملية واحدة فقط. بالنسبة لمعظم التصميمات الفائقة، يكون عرض التعليمات 32 بت أو أقل.

على النقيض من ذلك، تقوم تعليمة VLIW واحدة بتشفير عمليات متعددة، عملية واحدة على الأقل لكل وحدة تنفيذ لجهاز. على سبيل المثال، إذا كان جهاز VLIW يحتوي على خمس وحدات تنفيذ، فإن تعليمة VLIW للجهاز تحتوي على خمسة حقول عمليات، يحدد كل حقل العملية التي يجب إجراؤها على وحدة التنفيذ المقابلة. لاستيعاب حقول العمليات هذه، تكون تعليمات VLIW عادةً بعرض 64 بت على الأقل، وأوسع بكثير في بعض البنيات.

على سبيل المثال، فيما يلي تعليمات لجهاز الكمبيوتر أحادي الشريحة Super Harvard Architecture (SHARC). في دورة واحدة، يقوم بضرب الفاصلة العائمة، وإضافة الفاصلة العائمة، وحملين للزيادة التلقائية. كل هذا يتناسب مع تعليمات واحدة مكونة من 48 بت:

f12 = f0 * f4, f8 = f8 + f12, f0 = dm(i0, m3), f4 = pm(i8, m9);

منذ الأيام الأولى لهندسة الكمبيوتر، [6] أضافت بعض وحدات المعالجة المركزية العديد من وحدات المنطق الحسابي (ALUs) للعمل بالتوازي. تستخدم وحدات المعالجة المركزية الفائقة التسارع الأجهزة لتحديد العمليات التي يمكن تشغيلها بالتوازي في وقت التشغيل، بينما تستخدم وحدات المعالجة المركزية ذات التسارع العالي التسارع البرامج (المترجم) لتحديد العمليات التي يمكن تشغيلها بالتوازي مسبقًا. نظرًا لأن تعقيد جدولة التعليمات يتم نقله إلى المترجم، يمكن تقليل تعقيد الأجهزة بشكل كبير. [ يحتاج إلى توضيح ]

تحدث مشكلة مماثلة عندما يتم استخدام نتيجة تعليمة قابلة للتوازي كمدخلات لفرع. تخمن معظم وحدات المعالجة المركزية الحديثة الفرع الذي سيتم أخذه حتى قبل اكتمال الحساب، بحيث يمكنها تحميل التعليمات للفرع، أو (في بعض البنيات) حتى تبدأ في حسابها بشكل تخميني . إذا كانت وحدة المعالجة المركزية تخمن بشكل خاطئ، فيجب مسح كل هذه التعليمات وسياقها وتحميل التعليمات الصحيحة، الأمر الذي يستغرق وقتًا.

وقد أدى هذا إلى تعقيد متزايد لمنطق إرسال التعليمات الذي يحاول التخمين بشكل صحيح ، كما تآكلت بساطة تصميمات الحوسبة الأصلية لمجموعة التعليمات المخفضة (RISC). ويفتقر VLIW إلى هذا المنطق، وبالتالي يفتقر إلى استخدامه للطاقة، وعيوب التصميم المحتملة، والجوانب السلبية الأخرى.

في VLIW، يستخدم المترجم معلومات الاستدلال أو الملف التعريفي لتخمين اتجاه الفرع. وهذا يسمح له بنقل العمليات وتحديد مواعيدها مسبقًا بشكل تخميني قبل اتخاذ الفرع، مما يفضل المسار الأكثر احتمالية الذي يتوقعه عبر الفرع. إذا اتخذ الفرع مسارًا غير متوقع، يكون المترجم قد أنشأ بالفعل كود تعويضي لتجاهل النتائج التخمينية للحفاظ على دلالات البرنامج.

يمكن دمج نوى معالجات المتجهات (المصممة لمصفوفات أحادية البعد كبيرة من البيانات تسمى المتجهات ) مع بنية VLIW مثل تلك الموجودة في المعالج الدقيق Fujitsu FR-V ، مما يؤدي إلى زيادة الإنتاجية والسرعة بشكل أكبر . [ بحاجة لمصدر ]

التنفيذات

كانت شركة Cydrome شركة تنتج معالجات رقمية VLIW باستخدام الدوائر المتكاملة ذات المنطق المقترن بالباعث (ECL) في نفس الإطار الزمني (أواخر الثمانينيات). فشلت هذه الشركة، مثل شركة Multiflow، بعد بضع سنوات.

أحد المرخصين لتقنية Multiflow هي شركة Hewlett-Packard ، والتي انضم إليها جوش فيشر بعد زوال Multiflow. كما انضم بوب راو ، مؤسس Cydrome، إلى HP بعد فشل Cydrome. وقد قاد هذان الشخصان أبحاث هندسة الكمبيوتر في Hewlett-Packard خلال تسعينيات القرن العشرين.

إلى جانب الأنظمة المذكورة أعلاه، خلال نفس الفترة (1989-1990)، نفذت شركة إنتل تقنية VLIW في معالج Intel i860 ، وهو أول معالج دقيق 64 بت، وأول معالج ينفذ تقنية VLIW على شريحة واحدة. [7] يمكن لهذا المعالج أن يعمل في كل من وضع RISC البسيط ووضع VLIW:

في أوائل تسعينيات القرن العشرين، قدمت شركة إنتل المعالج الدقيق i860 RISC. كان لهذه الشريحة البسيطة وضعان للعمل: وضع قياسي ووضع VLIW. في وضع VLIW، كان المعالج يسترد دائمًا تعليمتين ويفترض أن إحداهما تعليمة عدد صحيح والأخرى تعليمة فاصلة عائمة. [7]

تم استخدام وضع VLIW في i860 على نطاق واسع في تطبيقات معالجات الإشارات الرقمية المضمنة (DSP) حيث كان تنفيذ التطبيق ومجموعات البيانات بسيطين ومنظمين جيدًا ويمكن التنبؤ بهما، مما يسمح للمصممين باستغلال مزايا التنفيذ المتوازي التي يتيحها وضع VLIW بالكامل. في وضع VLIW، يمكن لـ i860 الحفاظ على أداء الفاصلة العائمة في نطاق 20-40 MFLOPS بدقة مزدوجة؛ وهي قيمة عالية جدًا لوقتها وللمعالج الذي يعمل بسرعة 25-50 ميجا هرتز.

في تسعينيات القرن العشرين، بحثت شركة Hewlett-Packard في هذه المشكلة باعتبارها نتيجة جانبية للعمل الجاري على عائلة معالجات PA-RISC . ووجدوا أنه يمكن تبسيط وحدة المعالجة المركزية بشكل كبير عن طريق إزالة منطق الإرسال المعقد من وحدة المعالجة المركزية ووضعه في المترجم. كانت برامج الترجمة في ذلك الوقت أكثر تعقيدًا بكثير من برامج الترجمة في ثمانينيات القرن العشرين، لذا فقد اعتُبر التعقيد الإضافي في المترجم تكلفة صغيرة.

تتكون وحدات المعالجة المركزية VLIW عادةً من وحدات تنفيذ متعددة تشبه RISC تعمل بشكل مستقل. عادةً ما تحتوي وحدات المعالجة المركزية VLIW المعاصرة على أربع إلى ثماني وحدات تنفيذ رئيسية. تقوم المترجمات بإنشاء تسلسلات تعليمات أولية لوحدة المعالجة المركزية VLIW بنفس الطريقة تقريبًا كما هو الحال بالنسبة لوحدات المعالجة المركزية التقليدية، مما يؤدي إلى إنشاء تسلسل من التعليمات الشبيهة بـ RISC. يقوم المترجم بتحليل هذا الكود لمعرفة علاقات التبعية ومتطلبات الموارد. ثم يقوم بجدولة التعليمات وفقًا لهذه القيود. في هذه العملية، يمكن جدولة التعليمات المستقلة بالتوازي. نظرًا لأن وحدات المعالجة المركزية VLIW تمثل عادةً تعليمات مجدولة بالتوازي مع كلمة تعليمات أطول تتضمن التعليمات الفردية، فإن هذا يؤدي إلى رمز تشغيل أطول بكثير (يُطلق عليه طويل جدًا ) لتحديد ما يتم تنفيذه في دورة معينة.

تتضمن أمثلة وحدات المعالجة المركزية المعاصرة VLIW معالجات الوسائط TriMedia من NXP (المعروفة سابقًا باسم Philips Semiconductors)، ومعالج الإشارات الرقمية أحادي الشريحة Super Harvard Architecture (SHARC) من Analog Devices، وعائلة ST200 من STMicroelectronics المستندة إلى بنية Lx (صممها باولو فارابوشي في مختبر Josh Fisher's HP)، و FR-V من Fujitsu ، وBSP15/16 [8] من Pixelworks ، و CEVA-X DSP من CEVA، و Jazz DSP من Improv Systems، وسلسلة HiveFlex [9] من Silicon Hive، وعائلة MPPA Manycore من Kalray. تطور خط Texas Instruments TMS320 DSP ، في عائلة C6000 ، ليبدو أكثر شبهاً بـ VLIW، على النقيض من عائلة C5000 السابقة . هذه وحدات المعالجة المركزية المعاصرة VLIW ناجحة بشكل أساسي كمعالجات وسائط مدمجة للأجهزة الإلكترونية الاستهلاكية.

تمت إضافة ميزات VLIW أيضًا إلى نوى المعالج القابلة للتكوين لتصميمات النظام على الشريحة (SoC). على سبيل المثال، يشتمل معالج Xtensa LX2 من Tensilica على تقنية تسمى Flexible Length Instruction eXtensions (FLIX) والتي تسمح بتعليمات متعددة العمليات. يمكن لمترجم Xtensa C/C++ المزج بحرية بين تعليمات FLIX ذات 32 أو 64 بت وتعليمات RISC ذات العملية الواحدة لمعالج Xtensa، والتي يبلغ عرضها 16 أو 24 بت. من خلال حزم عمليات متعددة في كلمة تعليمات عريضة بطول 32 أو 64 بت والسماح لهذه التعليمات المتعددة العمليات بالاختلاط بتعليمات RISC الأقصر، يسمح FLIX لمصممي SoC بتحقيق مزايا أداء VLIW مع القضاء على تضخم التعليمات البرمجية لهياكل VLIW المبكرة. يعد Infineon Carmel DSP نواة معالج VLIW أخرى مخصصة لنظام على الشريحة. يستخدم طريقة تحسين كثافة التعليمات البرمجية المماثلة تسمى كلمة التعليمات الطويلة القابلة للتكوين (CLIW). [10]

خارج أسواق المعالجة المضمنة، يبدو أن معالجات Intel Itanium IA-64 التي تعتمد على الحوسبة المتوازية الصريحة (EPIC) و Elbrus 2000 هما المثالان الوحيدان لهندسة وحدة المعالجة المركزية VLIW المستخدمة على نطاق واسع. ومع ذلك، فإن هندسة EPIC تتميز أحيانًا عن هندسة VLIW الصرفة، حيث تدعم EPIC التنبؤ الكامل بالتعليمات، وملفات التسجيل الدوارة، وكلمة تعليمات طويلة جدًا يمكنها ترميز مجموعات التعليمات غير المتوازية. كما اكتسبت هندسة VLIW انتشارًا كبيرًا بين المستهلكين في سوق وحدة معالجة الرسومات (GPU)، على الرغم من أن كلًا من Nvidia و AMD انتقلتا منذ ذلك الحين إلى هندسة RISC لتحسين الأداء على أحمال العمل غير الرسومية.

تعتبر معمارية TeraScale الخاصة بشركة ATI Technologies (ATI) و Advanced Micro Devices (AMD) لوحدات معالجة الرسومات (GPUs) معمارية VLIW.

في ديسمبر 2015، تم شحن أول شحنة من أجهزة الكمبيوتر التي تعتمد على وحدة المعالجة المركزية VLIW Elbrus-4s في روسيا. [11]

يعد Neo من REX Computing معالجًا يتكون من شبكة ثنائية الأبعاد من أنوية VLIW تهدف إلى كفاءة الطاقة. [12]

Elbrus 2000 ( بالروسية : Эльбрус 2000 ) وخلفائها عبارة عن معالجات VLIW روسية بعرض 512 بت تم تطويرها بواسطة مركز موسكو لتقنيات SPARC (MCST) وتصنيعها بواسطة TSMC .

التوافق مع الإصدارات السابقة

عندما سمحت تكنولوجيا السيليكون ببناء تطبيقات أوسع (مع وحدات تنفيذ أكثر)، فإن البرامج المترجمة للجيل السابق لن تعمل على التطبيقات الأوسع، حيث يعتمد تشفير التعليمات الثنائية على عدد وحدات التنفيذ الخاصة بالجهاز.

عالجت شركة Transmeta هذه المشكلة من خلال تضمين طبقة تجميع برمجية ثنائية إلى ثنائية (تسمى تحويل الكود ) في تنفيذ Crusoe لهندسة x86 . تم الإعلان عن هذه الآلية لإعادة تجميع وتحسين وترجمة أكواد التشغيل الخاصة بـ x86 في وقت التشغيل إلى الكود الداخلي لوحدة المعالجة المركزية. وبالتالي، فإن شريحة Transmeta هي داخليًا معالج VLIW، منفصل فعليًا عن مجموعة تعليمات CISC الخاصة بـ x86 التي تنفذها.

حلت بنية Itanium من Intel (من بين أمور أخرى) مشكلة التوافق مع الإصدارات السابقة بآلية أكثر عمومية. داخل كل من تعليمات التشغيل المتعددة، يتم تخصيص حقل بت للإشارة إلى الاعتماد على تعليمة VLIW السابقة ضمن مجرى تعليمات البرنامج. يتم تعيين هذه البتات في وقت التجميع ، وبالتالي إعفاء الأجهزة من حساب معلومات التبعية هذه. يسمح تشفير معلومات التبعية هذه في مجرى التعليمات للتنفيذات الأوسع بإصدار تعليمات VLIW متعددة غير تابعة بالتوازي لكل دورة، بينما ستصدر التنفيذات الأضيق عددًا أقل من تعليمات VLIW لكل دورة.

هناك عيب آخر ملحوظ في تصميمات VLIW وهو تضخم التعليمات البرمجية الذي يحدث عندما لا يكون لدى وحدة أو أكثر من وحدات التنفيذ عمل مفيد للقيام به وبالتالي يجب تنفيذ تعليمات No Operation NOP . يحدث هذا عندما تكون هناك تبعيات في التعليمات البرمجية ويجب السماح لأنابيب التعليمات بالاستنزاف قبل أن تتمكن العمليات اللاحقة من المتابعة.

مع زيادة عدد الترانزستورات على الشريحة، تضاءلت أهمية العيوب الملحوظة لـ VLIW. تزداد شعبية بنيات VLIW، وخاصة في سوق الأنظمة المضمنة ، حيث من الممكن تخصيص معالج لتطبيق في نظام على شريحة .

انظر أيضا

مراجع

  1. ^ abc "Very Long Instruction Word (VLIW) Architecture". GeeksforGeeks . 2020-12-01 . تم الاسترجاع في 2022-10-14 .
  2. ^ فيشر، جوزيف أ. (1983). "Very Long Instruction Word architectures and the ELI-512". وقائع الندوة الدولية السنوية العاشرة حول بنية الحاسوب . الندوة الدولية حول بنية الحاسوب. نيويورك، نيويورك، الولايات المتحدة الأمريكية: رابطة آلات الحوسبة (ACM). ص. 140-150. doi : 10.1145/800046.801649 . ISBN 0-89791-101-6.
  3. ^ كارتسيف، ميخائيل (1970). "مسائل تعزيز المعالجات المتعددة النظام المتطور" [بناء أنظمة الكمبيوتر متعددة المعالجات]. المسائل الإلكترونية الراديوية، تقنيات الحوسبة الإلكترونية (بالروسية) (5-6): 3-19.
  4. ^ كارتسيف ميخائيل. بريك، فلاديمير (1981). Вычислительные системы и синchronная аrifметика [ حوسبة الأنظمة والحسابات المتزامنة ] (بالروسية). موسكو: راديو ط سفيز.
  5. ^ "جائزة أطروحة الدكتوراه لعام 1985 من ACM". رابطة آلات الحوسبة (ACM). مؤرشف من الأصل في 2008-04-02 . تم الاسترجاع في 2007-10-15 . لأطروحته Bulldog: A Compiler for VLIW Architecture .
  6. ^ "دليل مرجعي لأنظمة الكمبيوتر Control Data 6400/6500/6600". 1969-02-21. مؤرشف من الأصل في 2014-01-02 . تم الاسترجاع في 2013-11-07 .
  7. ^ "مقدمة إلى بنية الحاسوب باستخدام الكلمات التعليمية الطويلة جدًا (VLIW)" (PDF) . Philips Semiconductors. مؤرشف من الأصل (PDF) في 2011-09-29.
  8. ^ "Pixelworks | BSP15/16". مؤرشف من الأصل في 1996-12-24 . تم الاسترجاع 2016-07-28 .
  9. ^ "منتجات خلية السيليكون". خلية السيليكون . Silicon Hive BV. مؤرشف من الأصل في 2012-01-28 . تم الاسترجاع في 2012-01-28 .
  10. ^ "EEMBC تنشر درجات معيارية لـ Carmel - DSP Core و TriCore - TC11IB Microcontroller من Infineon Technologies". eembc.org . تم الاسترجاع في 2016-07-28 .
  11. ^ "تاس". tass.ru . تم الاسترجاع 2016/07/28 .
  12. ^ "الشريحة الصغيرة التي قد تعطل الحوسبة الفائقة السرعة". المنصة التالية . Stackhouse Publishing Inc. 12 مارس 2015. تم الاسترجاع في 26 أبريل 2021 .
  • ورقة بحثية قدمت مفهوم VLIWs
  • كتاب عن تاريخ شركة Multiflow Computer، الشركة الرائدة في مجال أنظمة VLIW
  • مراجعة لأفضل الأوراق البحثية التي قدمتها ISCA حول الأوراق التي قدمت VLIWs محفوظ في 10 مارس 2012 على موقع Wayback Machine
  • VLIW والمعالجة المضمنة
  • FR500 VLIW-architecture معالج دقيق مدمج عالي الأداء
  • الخلفية التاريخية لهندسة مجموعة تعليمات EPIC
  • DIS: بنية لتنفيذ LISP بسرعة. بنية VLIW مماثلة، مع مُجمِّع موازٍ موجه نحو LISP.
تم الاسترجاع من "https://en.wikipedia.org/w/index.php?title=كلمة_تعليمية_طويلة_جداً&oldid=1254075476"
Original text
Rate this translation
Your feedback will be used to help improve Google Translate