ذاكرة الوصول العشوائي الديناميكية

الموسوعة الحرة
Computer memory and data storage types
General
Volatile
RAM
Historical
Non-volatile
ROM
NVRAM
Early-stage NVRAM
Analog recording
Optical
In development
Historical
  • v
  • t
  • e
صورة لقالب من دائرة ذاكرة الوصول العشوائي الديناميكية MT4C1024 من إنتاج شركة Micron Technology (عام 1994). تبلغ سعتها 1  ميجابت أي ما يعادل 128 كيلو بايت . [1]
اللوحة الأم لجهاز الكمبيوتر NeXTcube ، عام 1990، مع ذاكرة DRAM رئيسية بحجم 64 ميجا بايت (أعلى اليسار) و256 كيلو بايت من VRAM [2] (الحافة السفلية، يمين الوسط)

ذاكرة الوصول العشوائي الديناميكية ( RAM أو DRAM ) هي نوع من ذاكرة أشباه الموصلات ذات الوصول العشوائي التي تخزن كل بت من البيانات في خلية ذاكرة ، تتكون عادةً من مكثف صغير وترانزستور ، وكلاهما يعتمد عادةً على تقنية أشباه الموصلات المعدنية والأكسيدية (MOS). في حين تستخدم معظم تصميمات خلايا ذاكرة DRAM مكثفًا وترانزستورًا، يستخدم البعض الآخر ترانزستورين فقط. في التصميمات التي يستخدم فيها مكثف، يمكن شحن المكثف أو تفريغه؛ يتم اعتبار هاتين الحالتين لتمثيل قيمتين للبت، تسمى تقليديًا 0 و1. تتسرب الشحنة الكهربائية على المكثفات تدريجيًا؛ بدون تدخل ستضيع البيانات الموجودة على المكثف قريبًا. لمنع ذلك، تتطلب DRAM دائرة تحديث ذاكرة خارجية تعيد كتابة البيانات في المكثفات بشكل دوري، وتعيدها إلى شحنتها الأصلية. تعد عملية التحديث هذه السمة المميزة للذاكرة الديناميكية ذات الوصول العشوائي، على عكس الذاكرة الثابتة ذات الوصول العشوائي (SRAM) التي لا تتطلب تحديث البيانات. على عكس ذاكرة الفلاش ، فإن ذاكرة DRAM هي ذاكرة متقلبة (مقارنة بالذاكرة غير المتقلبة )، حيث تفقد بياناتها بسرعة عند إزالة الطاقة. ومع ذلك، فإن ذاكرة DRAM تعرض بيانات متبقية محدودة .

تتخذ ذاكرة الوصول العشوائي الديناميكية (DRAM) عادةً شكل شريحة دائرة متكاملة ، والتي يمكن أن تتكون من عشرات إلى مليارات خلايا ذاكرة الوصول العشوائي الديناميكية (DRAM). تُستخدم شرائح ذاكرة الوصول العشوائي الديناميكية (DRAM) على نطاق واسع في الإلكترونيات الرقمية حيث تكون هناك حاجة إلى ذاكرة كمبيوتر منخفضة التكلفة وعالية السعة . أحد أكبر تطبيقات ذاكرة الوصول العشوائي الديناميكية (يُطلق عليها بشكل عام "RAM") في أجهزة الكمبيوتر الحديثة وبطاقات الرسومات (حيث يُطلق على "الذاكرة الرئيسية" اسم ذاكرة الرسومات ). كما تُستخدم أيضًا في العديد من الأجهزة المحمولة وأجهزة ألعاب الفيديو . على النقيض من ذلك، تُستخدم ذاكرة الوصول العشوائي الساكنة (SRAM)، وهي أسرع وأكثر تكلفة من ذاكرة الوصول العشوائي الديناميكية (DRAM)، عادةً حيث تكون السرعة أكثر أهمية من التكلفة والحجم، مثل ذاكرات التخزين المؤقت في المعالجات .

تتطلب عملية تحديث ذاكرة DRAM دوائر وتوقيتات أكثر تعقيدًا من ذاكرة SRAM. ويتم تعويض ذلك من خلال البساطة البنيوية لخلايا ذاكرة DRAM: حيث لا يتطلب الأمر سوى ترانزستور واحد ومكثف لكل بت، مقارنة بأربعة أو ستة ترانزستورات في ذاكرة SRAM. وهذا يسمح لذاكرة DRAM بالوصول إلى كثافات عالية جدًا مع انخفاض متزامن في التكلفة لكل بت. يستهلك تحديث البيانات الطاقة ويتم استخدام مجموعة متنوعة من التقنيات لإدارة استهلاك الطاقة الإجمالي.

شهدت DRAM زيادة بنسبة 47٪ في السعر لكل بت في عام 2017، وهي أكبر قفزة في 30 عامًا منذ قفزة 45٪ في عام 1988، بينما كان السعر ينخفض ​​في السنوات الأخيرة. [3] في عام 2018، "السمة الرئيسية لسوق DRAM هي أنه لا يوجد حاليًا سوى ثلاثة موردين رئيسيين - Micron Technology و SK Hynix و Samsung Electronics " الذين "يفرضون قبضة محكمة جدًا على سعتهم". [4] هناك أيضًا Kioxia (سابقًا Toshiba Memory Corporation بعد عام 2017) التي لا تصنع DRAM. تصنع الشركات المصنعة الأخرى وتبيع وحدات DIMM (ولكن ليس شرائح DRAM الموجودة فيها)، مثل Kingston Technology ، وبعض الشركات المصنعة التي تبيع DRAM مكدسة (تستخدم على سبيل المثال في أسرع أجهزة الكمبيوتر العملاقة على مقياس إكساسكيل )، بشكل منفصل مثل Viking Technology. ويبيع آخرون هذه الذاكرة مدمجة في منتجات أخرى، مثل شركة Fujitsu في وحدات المعالجة المركزية الخاصة بها، وشركة AMD في وحدات معالجة الرسومات، وشركة Nvidia ، مع HBM2 في بعض شرائح وحدة معالجة الرسومات الخاصة بها.

تاريخ

السلائف

رسم تخطيطي يصور المقطع العرضي لخلية ذاكرة الوصول العشوائي الديناميكية NMOS الأصلية ذات الترانزستور الواحد والمكثف الواحد . وقد تم تسجيل براءة اختراعها في عام 1968.

كانت آلة تحليل الشفرات المسماة "أكواريوس" المستخدمة في حديقة بلتشلي خلال الحرب العالمية الثانية تتضمن ذاكرة ديناميكية مثبتة على أسلاك. فكان يتم قراءة شريط ورقي وتذكر الأحرف الموجودة عليه "في مخزن ديناميكي. وكان المخزن يستخدم مجموعة كبيرة من المكثفات، والتي كانت إما مشحونة أو غير مشحونة، ومكثف مشحون يمثل الصليب (1) ونقطة مكثف غير مشحونة (0). ولأن الشحنة كانت تتسرب تدريجيًا، فقد تم تطبيق نبضة دورية لشحن المكثفات التي لا تزال مشحونة (ومن هنا جاء مصطلح "ديناميكي")". [5]

في نوفمبر 1965، قدمت شركة توشيبا ذاكرة وصول عشوائي ديناميكية ثنائية القطب لحاسبتها الإلكترونية "توسكال" BC-1411 . [6] [7] [8] في عام 1966، تقدم توموهيسا يوشيمارو وهيروشي كوميكاوا من شركة توشيبا بطلب للحصول على براءة اختراع يابانية لدائرة ذاكرة مكونة من عدة ترانزستورات ومكثف، وفي عام 1967 تقدموا بطلب للحصول على براءة اختراع في الولايات المتحدة. [9]

استخدمت أقدم أشكال ذاكرة الوصول العشوائي الديناميكية المذكورة أعلاه ترانزستورات ثنائية القطب . وفي حين أنها قدمت أداءً محسّنًا مقارنة بالذاكرة ذات النواة المغناطيسية ، إلا أن ذاكرة الوصول العشوائي الديناميكية ثنائية القطب لم تستطع التنافس مع السعر المنخفض للذاكرة ذات النواة المغناطيسية السائدة آنذاك. [10] كما تم استخدام المكثفات في مخططات الذاكرة السابقة، مثل أسطوانة حاسوب أتاناسوف-بيري وأنبوب ويليامز وأنبوب سيلكترون .

ذاكرة DRAM مفردة من نوع MOS

في عام 1966، اخترع الدكتور روبرت دينارد بنية DRAM الحديثة التي تحتوي على ترانزستور MOS واحد لكل مكثف، [11] في مركز أبحاث IBM Thomas J. Watson ، بينما كان يعمل على ذاكرة MOS وكان يحاول إنشاء بديل لذاكرة SRAM التي تتطلب ستة ترانزستورات MOS لكل بت من البيانات. أثناء فحص خصائص تقنية MOS، وجد أنها قادرة على بناء المكثفات، وأن تخزين شحنة أو عدم وجود شحنة على مكثف MOS يمكن أن يمثل 1 و 0 من البت، بينما يمكن لترانزستور MOS التحكم في كتابة الشحنة على المكثف. أدى هذا إلى تطويره لخلية ذاكرة DRAM MOS ذات الترانزستور الواحد. [12] قدم براءة اختراع في عام 1967، وحصل على براءة اختراع أمريكية رقم 3،387،286 في عام 1968. [13] قدمت ذاكرة MOS أداءً أعلى، وكانت أرخص، واستهلكت طاقة أقل من ذاكرة النواة المغناطيسية. [14] تصف براءة الاختراع الاختراع على النحو التالي: "يتم تشكيل كل خلية، في تجسيد واحد، باستخدام ترانزستور واحد ذي تأثير مجالي ومكثف واحد." [15]

تم تسويق شرائح ذاكرة الوصول العشوائي الديناميكية من نوع MOS في عام 1969 بواسطة شركة Advanced Memory Systems, Inc في سانيفيل، كاليفورنيا . تم بيع هذه الشريحة ذات 1024 بت إلى شركة Honeywell و Raytheon و Wang Laboratories وشركات أخرى. في نفس العام، طلبت شركة Honeywell من شركة Intel صنع ذاكرة وصول عشوائي ديناميكية باستخدام خلية ثلاثية الترانزستورات التي طورتها. أصبح هذا Intel 1102 في أوائل عام 1970. [16] ومع ذلك، واجهت ذاكرة الوصول العشوائي الديناميكية 1102 العديد من المشكلات، مما دفع شركة Intel إلى البدء في العمل على تصميمها المحسن الخاص بها، في سرية لتجنب الصراع مع شركة Honeywell. أصبحت هذه أول ذاكرة وصول عشوائي ديناميكية متاحة تجاريًا، Intel 1103 ، في أكتوبر 1970، على الرغم من المشاكل الأولية المتعلقة بالعائد المنخفض حتى المراجعة الخامسة للأقنعة . تم تصميم ذاكرة الوصول العشوائي الديناميكية 1103 بواسطة جويل كارب ووضعها بات إيرهارت. تم قطع الأقنعة بواسطة باربرا مانيس وجودي جارسيا. [17] [ بحث أصلي؟ ] تفوقت ذاكرة MOS على ذاكرة النواة المغناطيسية لتصبح تقنية الذاكرة المهيمنة في أوائل سبعينيات القرن العشرين. [14]

كانت أول ذاكرة وصول عشوائي ديناميكية ذات خطوط عناوين متعددة الصفوف والأعمدة هي ذاكرة الوصول العشوائي الديناميكية Mostek MK4096 4 Kbit التي صممها روبرت بروبستينج وتم تقديمها في عام 1973. يستخدم مخطط العنونة هذا نفس دبابيس العنوان لتلقي النصف المنخفض والنصف المرتفع من عنوان خلية الذاكرة التي يتم الرجوع إليها، والتبديل بين النصفين على دورات ناقل متناوبة. كان هذا تقدمًا جذريًا، حيث أدى فعليًا إلى تقليل عدد خطوط العناوين المطلوبة إلى النصف، مما مكنها من التوافق مع حزم ذات دبابيس أقل، وهي ميزة تكلفة نمت مع كل قفزة في حجم الذاكرة. أثبتت MK4096 أنها تصميم قوي جدًا لتطبيقات العملاء. عند كثافة 16 كيلوبت، زادت ميزة التكلفة؛ حققت ذاكرة الوصول العشوائي الديناميكية Mostek MK4116 16 كيلوبت، [18] [19] التي تم تقديمها في عام 1976، حصة سوقية عالمية أكبر من 75٪. ومع ذلك، مع زيادة الكثافة إلى 64 كيلوبت في أوائل الثمانينيات، تفوقت شركات تصنيع DRAM اليابانية على شركة Mostek وغيرها من الشركات المصنعة الأمريكية، والتي هيمنت على الأسواق الأمريكية والعالمية خلال الثمانينيات والتسعينيات.

في أوائل عام 1985، قرر جوردون مور سحب شركة إنتل من إنتاج ذاكرة الوصول العشوائي الديناميكية. [20] وبحلول عام 1986، توقف العديد من مصنعي الرقائق في الولايات المتحدة عن تصنيع ذاكرة الوصول العشوائي الديناميكية. [21] واستمرت شركة ميكرون تكنولوجي وشركة تكساس إنسترومنتس في إنتاجها تجاريًا، وأنتجت شركة آي بي إم هذه الذاكرة للاستخدام الداخلي.

في عام 1985، عندما كانت شرائح ذاكرة DRAM بسعة 64 كيلو بايت هي أكثر شرائح الذاكرة شيوعًا المستخدمة في أجهزة الكمبيوتر، وعندما تم إنتاج أكثر من 60 بالمائة من هذه الرقائق بواسطة شركات يابانية، اتهم مصنعو أشباه الموصلات في الولايات المتحدة الشركات اليابانية بإغراق الصادرات بغرض دفع الشركات المصنعة في الولايات المتحدة إلى الخروج من أعمال شرائح الذاكرة الأساسية. انخفضت أسعار منتج 64 كيلو بايت إلى 35 سنتًا للقطعة من 3.50 دولارًا في غضون 18 شهرًا، مع عواقب مالية كارثية لبعض الشركات الأمريكية. في 4 ديسمبر 1985، حكمت إدارة التجارة الدولية التابعة لوزارة التجارة الأمريكية لصالح الشكوى. [22]

تم تطوير ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) بواسطة شركة سامسونج . كانت أول شريحة SDRAM تجارية هي Samsung KM48SL2000، والتي كانت بسعة 16 ميجا بايت ، [23] وتم طرحها في عام 1992. [24] كانت أول شريحة ذاكرة DDR SDRAM ( SDRAM ذات معدل البيانات المزدوج ) تجارية هي شريحة DDR SDRAM بسعة 64 ميجا بايت من سامسونج ، والتي تم طرحها في عام 1998. [25]  

وفي وقت لاحق، في عام 2001، اتهم مصنعو DRAM اليابانيون مصنعي DRAM الكوريين بالإغراق. [26]

في عام 2002، تقدمت شركات تصنيع أجهزة الكمبيوتر في الولايات المتحدة بمطالبات بتثبيت أسعار ذاكرة الوصول العشوائي الديناميكية (DRAM) .

مبادئ التشغيل

مبادئ تشغيل قراءة مجموعة ذاكرة DRAM بسيطة مكونة من 4 4
البنية الأساسية لمجموعة خلايا DRAM

عادةً ما يتم ترتيب ذاكرة الوصول العشوائي الديناميكية في صف مستطيل من خلايا تخزين الشحنة التي تتكون من مكثف واحد وترانزستور لكل بت بيانات. يوضح الشكل الموجود على اليمين مثالاً بسيطًا بمصفوفة خلايا رباعية الأبعاد. بعض مصفوفات ذاكرة الوصول العشوائي الديناميكية تتكون من آلاف الخلايا في الارتفاع والعرض. [27] [28]

تُعرف الخطوط الأفقية الطويلة التي تربط كل صف باسم خطوط الكلمات. يتكون كل عمود من الخلايا من خطين للبتات، كل منهما متصل بكل خلية تخزين أخرى في العمود (لا يتضمن الرسم التوضيحي الموجود على اليمين هذه التفاصيل المهمة). تُعرف هذه الخطوط عمومًا باسم خطوط البتات "+" و"-".

إن مكبر الاستشعار هو في الأساس زوج من العاكسات المتصلة بشكل متقاطع بين خطوط البتات. العاكس الأول متصل بمدخل من خط البت الموجب ومخرج إلى خط البت السالب. أما مدخل العاكس الثاني فهو من خط البت السالب ومخرج إلى خط البت الموجب. وينتج عن هذا ردود فعل إيجابية تستقر بعد أن يكون أحد خطوط البتات عند أعلى جهد له بالكامل ويكون خط البت الآخر عند أدنى جهد ممكن.

عمليات قراءة بت البيانات من خلية تخزين DRAM

  1. تم فصل مكبرات الإحساس. [29]
  2. يتم شحن خطوط البت مسبقًا إلى جهد متساوٍ تمامًا بين مستويات المنطق العالية والمنخفضة (على سبيل المثال، 0.5 فولت إذا كان المستويان 0 و1 فولت). تكون خطوط البت متماثلة فيزيائيًا للحفاظ على السعة متساوية، وبالتالي تكون جهدها في هذا الوقت متساوية. [29]
  3. تم إيقاف تشغيل دائرة الشحن المسبق. ولأن خطوط البت طويلة نسبيًا، فإنها تحتوي على سعة كافية للحفاظ على الجهد المشحون مسبقًا لفترة وجيزة. هذا مثال على المنطق الديناميكي . [29]
  4. يتم بعد ذلك دفع خط الكلمات في الصف المطلوب إلى الأعلى لتوصيل مكثف تخزين الخلية بخط البت الخاص بها. يؤدي هذا إلى توصيل الترانزستور، ونقل الشحنة من خلية التخزين إلى خط البت المتصل (إذا كانت القيمة المخزنة 1) أو من خط البت المتصل إلى خلية التخزين (إذا كانت القيمة المخزنة 0). نظرًا لأن سعة خط البت أعلى عادةً من سعة خلية التخزين، فإن الجهد على خط البت يزداد قليلاً جدًا إذا تم تفريغ مكثف خلية التخزين وينخفض ​​قليلاً جدًا إذا تم شحن خلية التخزين (على سبيل المثال، 0.54 و 0.45 فولت في الحالتين). نظرًا لأن خط البت الآخر يحمل 0.50 فولت، فهناك فرق جهد صغير بين خطي البت الملتويين. [29]
  5. الآن يتم توصيل مكبرات الاستشعار بأزواج خطوط البتات. ثم تحدث تغذية مرتدة إيجابية من العاكسات المتصلة بشكل متقاطع، وبالتالي يتم تضخيم فرق الجهد الصغير بين خطوط البتات الفردية والزوجية لعمود معين حتى يصبح أحد خطوط البتات عند أدنى جهد تمامًا ويكون الآخر عند أقصى جهد مرتفع. بمجرد حدوث ذلك، يصبح الصف "مفتوحًا" (تتوفر بيانات الخلية المطلوبة). [29]
  6. يتم استشعار جميع خلايا التخزين في الصف المفتوح في وقت واحد، ويخرج مكبر الاستشعار مقفلاً. ثم يحدد عنوان العمود بت القفل الذي سيتم توصيله بناقل البيانات الخارجي. يمكن إجراء قراءات لأعمدة مختلفة في نفس الصف دون تأخير فتح الصف لأنه بالنسبة للصف المفتوح، تم استشعار جميع البيانات بالفعل ومقفلة. [29]
  7. أثناء قراءة الأعمدة في صف مفتوح، يتدفق التيار مرة أخرى لأعلى خطوط البت من خرج مكبرات الاستشعار وإعادة شحن خلايا التخزين. وهذا يعزز (أي "يجدد") الشحنة في خلية التخزين عن طريق زيادة الجهد في مكثف التخزين إذا كان مشحونًا في البداية، أو عن طريق إبقائه فارغًا إذا كان فارغًا. لاحظ أنه بسبب طول خطوط البت، هناك تأخير انتشار طويل إلى حد ما لنقل الشحنة مرة أخرى إلى مكثف الخلية. يستغرق هذا وقتًا كبيرًا بعد نهاية تضخيم الاستشعار، وبالتالي يتداخل مع قراءة عمود واحد أو أكثر. [29]
  8. عند الانتهاء من قراءة جميع الأعمدة في الصف المفتوح الحالي، يتم إيقاف تشغيل خط الكلمات لفصل مكثفات خلية التخزين (الصف "مغلق") عن خطوط البت. يتم إيقاف تشغيل مكبر الاستشعار، ويتم شحن خطوط البت مسبقًا مرة أخرى. [29]

الكتابة إلى الذاكرة

الكتابة إلى خلية DRAM

لتخزين البيانات، يتم فتح صف ويتم إجبار مكبر الاستشعار الخاص بعمود معين مؤقتًا على حالة الجهد العالي أو المنخفض المطلوبة، مما يتسبب في شحن خط البت أو تفريغ مكثف تخزين الخلية إلى القيمة المطلوبة. ونظرًا لتكوين التغذية الراجعة الإيجابية لمكبر الاستشعار، فإنه سيحتفظ بخط بت عند جهد ثابت حتى بعد إزالة جهد الإجبار. أثناء الكتابة إلى خلية معينة، يتم استشعار جميع الأعمدة في الصف في وقت واحد تمامًا كما هو الحال أثناء القراءة، لذلك على الرغم من تغيير شحنة مكثف خلية التخزين لعمود واحد فقط، يتم تحديث الصف بالكامل (كتابته مرة أخرى)، كما هو موضح في الشكل الموجود على اليمين. [29]

معدل التحديث

عادةً، يحدد المصنعون أنه يجب تحديث كل صف كل 64 مللي ثانية أو أقل، كما هو محدد في معيار JEDEC .

تقوم بعض الأنظمة بتحديث كل صف في دفعة من النشاط تشمل جميع الصفوف كل 64 مللي ثانية. وتقوم أنظمة أخرى بتحديث صف واحد في كل مرة على فترات متباعدة طوال فترة 64 مللي ثانية. على سبيل المثال،  يتطلب النظام الذي يحتوي على 2 13 = 8192 صفًا معدل تحديث متباعدًا يبلغ صفًا واحدًا كل 7.8 ميكروثانية وهو 64 مللي ثانية مقسومًا على 8192 صفًا. تقوم بعض أنظمة الوقت الفعلي بتحديث جزء من الذاكرة في وقت يتم تحديده بواسطة وظيفة مؤقت خارجية تحكم تشغيل بقية النظام، مثل فترة التعتيم الرأسي التي تحدث كل 10-20 مللي ثانية في معدات الفيديو.

يتم الاحتفاظ بعنوان الصف الذي سيتم تحديثه بعد ذلك بواسطة منطق خارجي أو عداد داخل ذاكرة الوصول العشوائي الديناميكية. يقوم النظام الذي يوفر عنوان الصف (وأمر التحديث) بذلك ليكون لديه سيطرة أكبر على وقت التحديث والصف الذي سيتم تحديثه. يتم ذلك لتقليل التعارضات مع عمليات الوصول إلى الذاكرة، حيث يتمتع مثل هذا النظام بمعرفة أنماط الوصول إلى الذاكرة ومتطلبات التحديث لذاكرة الوصول العشوائي الديناميكية. عندما يتم توفير عنوان الصف بواسطة عداد داخل ذاكرة الوصول العشوائي الديناميكية، يتخلى النظام عن السيطرة على الصف الذي سيتم تحديثه ويوفر فقط أمر التحديث. بعض ذاكرة الوصول العشوائي الديناميكية الحديثة قادرة على التحديث الذاتي؛ لا يلزم وجود منطق خارجي لإرشاد ذاكرة الوصول العشوائي الديناميكية للتحديث أو لتوفير عنوان صف.

في بعض الظروف، يمكن استعادة معظم البيانات الموجودة في ذاكرة الوصول العشوائي الديناميكية حتى لو لم يتم تحديث ذاكرة الوصول العشوائي الديناميكية لعدة دقائق. [30]

توقيت الذاكرة

يتطلب وصف توقيت تشغيل ذاكرة الوصول العشوائي الديناميكية (DRAM) بشكل كامل العديد من المعلمات. وفيما يلي بعض الأمثلة لدرجتين من توقيت ذاكرة الوصول العشوائي الديناميكية غير المتزامنة، من ورقة بيانات نُشرت في عام 1998: [31]

"50 نانوثانية" "60 نانوثانية" وصف
ت ر س 84 نانوثانية 104 نانوثانية وقت دورة القراءة أو الكتابة العشوائية (من دورة RAS كاملة إلى أخرى)
ت راك 50 نانوثانية 60 نانوثانية وقت الوصول: /RAS منخفض إلى بيانات صالحة خارجة
ت ر سي دي 11 نانوثانية 14 نانوثانية /RAS منخفض إلى وقت منخفض /CAS
ت راس 50 نانوثانية 60 نانوثانية /عرض النبضة RAS (الحد الأدنى للوقت المنخفض لـ /RAS)
ت ر ب 30 نانوثانية 40 نانوثانية /وقت الشحن المسبق لـ RAS (الحد الأدنى لوقت الشحن العالي لـ RAS)
ت كمبيوتر شخصي 20 نانوثانية 25 نانوثانية وقت دورة القراءة أو الكتابة في وضع الصفحة (/CAS إلى /CAS)
ت أ أ 25 نانوثانية 30 نانوثانية وقت الوصول: عنوان العمود صالح لبيانات صالحة خارجة (يتضمن وقت إعداد العنوان قبل /CAS منخفض)
ت كاك 13 نانوثانية 15 نانوثانية وقت الوصول: /CAS منخفض لبيانات صالحة خارجة
ت كاس 8 نانوثانية 10 نانوثانية /CAS الحد الأدنى لعرض النبضة المنخفضة

وبالتالي، فإن الرقم المذكور عمومًا هو الحد الأدنى لوقت انخفاض /RAS. وهذا هو الوقت اللازم لفتح صف، مما يسمح لمكبرات الاستشعار بالاستقرار. لاحظ أن الوصول إلى البيانات لبت في الصف أقصر، حيث يحدث ذلك بمجرد استقرار مكبر الاستشعار، لكن ذاكرة DRAM تتطلب وقتًا إضافيًا لنشر البيانات المكبرة مرة أخرى لإعادة شحن الخلايا. يكون الوقت اللازم لقراءة بتات إضافية من صفحة مفتوحة أقل كثيرًا، وهو ما يتم تحديده من خلال وقت دورة /CAS إلى /CAS. الرقم المذكور هو الطريقة الأكثر وضوحًا للمقارنة بين أداء ذاكرات DRAM المختلفة، حيث يحدد الحد الأبطأ بغض النظر عن طول الصف أو حجم الصفحة. تؤدي المصفوفات الأكبر قسرًا إلى سعة خط بت أكبر وتأخيرات انتشار أطول، مما يتسبب في زيادة هذا الوقت حيث يعتمد وقت استقرار مكبر الاستشعار على كل من السعة وكذلك زمن انتقال الانتشار. يتم مواجهة هذا في شرائح DRAM الحديثة عن طريق دمج المزيد من مصفوفات DRAM الكاملة داخل شريحة واحدة، لاستيعاب المزيد من السعة دون أن تصبح بطيئة للغاية.

عندما يتم الوصول إلى مثل هذه الذاكرة العشوائية من خلال المنطق المبرمج، يتم تقريب الأوقات عمومًا إلى أقرب دورة ساعة. على سبيل المثال، عند الوصول إليها من خلال آلة حالة بسرعة 100 ميجاهرتز (أي ساعة بسرعة 10 نانوثانية)، يمكن للذاكرة العشوائية الديناميكية بسرعة 50 نانوثانية تنفيذ القراءة الأولى في خمس دورات ساعة، وقراءات إضافية داخل نفس الصفحة كل دورتين ساعة. وقد تم وصف هذا بشكل عام باسم توقيت "5-2-2-2" ، حيث كانت دفعات القراءات الأربع داخل الصفحة شائعة.

عند وصف الذاكرة المتزامنة، يتم وصف التوقيت بعدد دورات الساعة المفصولة بواصلات. تمثل هذه الأرقام t CL - t RCD - t RP - t RAS في مضاعفات وقت دورة ساعة DRAM. لاحظ أن هذا يمثل نصف معدل نقل البيانات عند استخدام إشارات معدل البيانات المزدوج . توقيت JEDEC القياسي PC3200 هو 3-4-4-8 [32] مع ساعة 200 ميجا هرتز، بينما يمكن تشغيل PC3200 DDR DRAM DIMM عالية الأداء بسعر ممتاز بتوقيت 2-2-2-5 . [33]

كمبيوتر شخصي 3200 (DDR-400) كمبيوتر شخصي 2-6400 (DDR2-800) كمبيوتر شخصي 3-12800 (DDR3-1600) وصف
عادي سريع عادي سريع عادي سريع
الدورات وقت الدورات وقت الدورات وقت الدورات وقت الدورات وقت الدورات وقت
ت سي إل 3 15 نانوثانية 2 10 نانوثانية 5 12.5 نانوثانية 4 10 نانوثانية 9 11.25 نانوثانية 8 10 نانوثانية /CAS منخفض إلى بيانات صالحة خارجة (تعادل t CAC )
ت ر سي دي 4 20 نانوثانية 2 10 نانوثانية 5 12.5 نانوثانية 4 10 نانوثانية 9 11.25 نانوثانية 8 10 نانوثانية /RAS منخفض إلى وقت منخفض /CAS
ت ر ب 4 20 نانوثانية 2 10 نانوثانية 5 12.5 نانوثانية 4 10 نانوثانية 9 11.25 نانوثانية 8 10 نانوثانية /وقت الشحن المسبق لـ RAS (الحد الأدنى للشحن المسبق حتى وقت النشاط)
ت راس 8 40 نانوثانية 5 25 نانوثانية 16 40 نانوثانية 12 30 نانوثانية 27 33.75 نانوثانية 24 30 نانوثانية وقت نشاط الصف (الحد الأدنى من وقت النشاط إلى وقت الشحن المسبق)

لقد تحسن الحد الأدنى لوقت الوصول العشوائي من t RAC  = 50 ns إلى t RCD + t CL = 22.5 ns ، وحتى مجموعة 20 ns المتميزة أفضل بمقدار 2.5 مرة فقط مقارنة بالحالة النموذجية (أفضل بمقدار 2.22 مرة). كما تحسن زمن انتقال CAS بدرجة أقل، من t CAC = 13 ns إلى 10 ns. ومع ذلك، تحقق ذاكرة DDR3 نطاق ترددي أعلى بمقدار 32 مرة؛ فبسبب خطوط الأنابيب الداخلية ومسارات البيانات الواسعة، يمكنها إخراج كلمتين كل 1.25 ns (1600 Mword  /s) ، بينما يمكن لذاكرة EDO DRAM إخراج كلمة واحدة لكل t PC  = 20 ns (50 Mword/s).

اختصارات التوقيت

  • t CL – زمن انتقال CAS
  • t CR – معدل الأمر
  • t PTP – تأخير الشحن المسبق إلى الشحن المسبق
  • t RAS – وقت نشاط RAS
  • t RCD – تأخير RAS إلى CAS
  • t REF – فترة التحديث
  • t RFC – وقت دورة تحديث الصف
  • t RP – شحن مسبق لـ RAS
  • t RRD – تأخير RAS إلى RAS
  • t RTP – قراءة لتأخير الشحن المسبق
  • t RTR – تأخير القراءة للقراءة
  • t RTW – تأخير القراءة والكتابة
  • t WR – وقت استرداد الكتابة
  • t WTP – الكتابة إلى تأخير الشحن المسبق
  • t WTR – تأخير الكتابة للقراءة
  • t WTW – كتابة لتأخير الكتابة

تصميم خلية الذاكرة

يتم تخزين كل بت من البيانات في ذاكرة الوصول العشوائي الديناميكية كشحنة كهربائية موجبة أو سالبة في بنية سعوية. يشار إلى البنية التي توفر السعة، وكذلك الترانزستورات التي تتحكم في الوصول إليها، بشكل جماعي بخلية ذاكرة الوصول العشوائي الديناميكية . إنها اللبنة الأساسية في مجموعات ذاكرة الوصول العشوائي الديناميكية. توجد متغيرات متعددة لخلايا ذاكرة الوصول العشوائي الديناميكية، ولكن المتغير الأكثر استخدامًا في ذاكرة الوصول العشوائي الديناميكية الحديثة هو خلية الترانزستور الواحد والمكثف الواحد (1T1C). يستخدم الترانزستور لإدخال التيار إلى المكثف أثناء عمليات الكتابة، وتفريغ المكثف أثناء عمليات القراءة. تم تصميم ترانزستور الوصول لزيادة قوة الدفع وتقليل تسرب الترانزستور إلى الترانزستور (Kenner، ص 34).

يحتوي المكثف على طرفين، أحدهما متصل بترانزستور الوصول الخاص به، والآخر إما بالأرض أو V CC / 2. في ذاكرات DRAM الحديثة، تكون الحالة الأخيرة أكثر شيوعًا، لأنها تسمح بتشغيل أسرع. في ذاكرات DRAM الحديثة، يلزم وجود جهد +V CC / 2 عبر المكثف لتخزين واحد منطقي؛ ويلزم وجود جهد -V CC / 2 عبر المكثف لتخزين صفر منطقي. يتم قياس الشحنة الكهربائية المخزنة في المكثف بالكولوم . بالنسبة للواحد المنطقي، تكون الشحنة: ، حيث Q هي الشحنة بالكولوم و C هي السعة بالفاراد . يحتوي الصفر المنطقي على شحنة: . [34]

تتطلب قراءة أو كتابة منطق واحد أن يتم دفع خط الكلمة إلى جهد أكبر من مجموع V CC وجهد عتبة الترانزستور الوصولي (V TH ). يُطلق على هذا الجهد V CC المضخوخ (V CCP ). وبالتالي فإن الوقت المطلوب لتفريغ المكثف يعتمد على القيمة المنطقية المخزنة في المكثف. يبدأ المكثف الذي يحتوي على منطق واحد في التفريغ عندما يكون الجهد عند طرف بوابة الترانزستور الوصولي أعلى من V CCP . إذا كان المكثف يحتوي على صفر منطقي، فإنه يبدأ في التفريغ عندما يكون جهد طرف البوابة أعلى من V TH . [35]

تصميم المكثف

حتى منتصف الثمانينيات، كانت المكثفات في خلايا DRAM على نفس مستوى الترانزستور (تم بناؤها على سطح الركيزة)، وبالتالي تمت الإشارة إليها باسم المكثفات المستوية . تطلب الدافع لزيادة كل من الكثافة، وبدرجة أقل، الأداء، تصميمات أكثر كثافة. كان الدافع وراء ذلك قويًا بسبب الاقتصاد، وهو اعتبار رئيسي لأجهزة DRAM، وخاصة DRAMs السلعية. يمكن أن يؤدي تقليل مساحة خلية DRAM إلى إنتاج جهاز أكثر كثافة وخفض التكلفة لكل بت تخزين. بدءًا من منتصف الثمانينيات، تم نقل المكثف فوق أو أسفل ركيزة السيليكون من أجل تلبية هذه الأهداف. يشار إلى خلايا DRAM التي تتميز بمكثفات فوق الركيزة باسم المكثفات ذات الصفائح المكدسة أو المطوية . يشار إلى تلك التي تحتوي على مكثفات مدفونة تحت سطح الركيزة باسم مكثفات الخندق . في العقد الأول من القرن الحادي والعشرين، انقسم المصنعون بشكل حاد حسب نوع المكثف المستخدم في وحدات DRAM الخاصة بهم وكانت التكلفة النسبية وقابلية التوسع على المدى الطويل لكلا التصميمين موضوعًا لمناقشة واسعة النطاق. تستخدم غالبية وحدات DRAM، من الشركات المصنعة الكبرى مثل Hynix و Micron Technology و Samsung Electronics، بنية المكثف المكدس، بينما تستخدم الشركات المصنعة الأصغر مثل Nanya Technology بنية المكثف الخندق (Jacob، ص 355-357).

المكثف في مخطط المكثفات المكدسة مبني فوق سطح الركيزة. المكثف مبني من عازل أكسيد-نيتريد-أكسيد (ONO) محصور بين طبقتين من ألواح البولي سيليكون (اللوحة العلوية مشتركة بين جميع خلايا DRAM في IC)، ويمكن أن يكون شكله مستطيلًا أو أسطوانة أو أي شكل آخر أكثر تعقيدًا. هناك نوعان أساسيان من المكثفات المكدسة، بناءً على موقعها بالنسبة لخط البت - المكثف فوق خط البت (COB) والمكثف تحت خط البت (CUB). في النوع السابق، يكون المكثف أسفل خط البت، والذي عادة ما يكون مصنوعًا من المعدن، ويكون لخط البت اتصال بولي سيليكون يمتد لأسفل لتوصيله بطرف مصدر الترانزستور. في النوع الأخير، يتم إنشاء المكثف فوق خط البت، والذي يكون دائمًا تقريبًا مصنوعًا من البولي سيليكون، ولكنه مطابق بخلاف ذلك لنوع COB. الميزة التي تتمتع بها النسخة COB هي سهولة تصنيع الاتصال بين خط البت ومصدر الترانزستور الولوج حيث أنه قريب فعليًا من سطح الركيزة. ومع ذلك، يتطلب هذا وضع المنطقة النشطة بزاوية 45 درجة عند النظر إليها من الأعلى، مما يجعل من الصعب ضمان عدم ملامسة اتصال المكثف لخط البت. تتجنب خلايا CUB هذا، لكنها تعاني من صعوبات في إدخال جهات اتصال بين خطوط البت، لأن حجم الميزات القريبة من السطح يكون عند أو بالقرب من الحد الأدنى لحجم الميزة لتكنولوجيا العملية (Kenner، ص 33-42).

يتم إنشاء مكثف الخندق عن طريق حفر حفرة عميقة في ركيزة السيليكون. ثم يتم إثراء حجم الركيزة المحيطة بالثقب بشكل كبير لإنتاج صفيحة n + مدفونة وتقليل المقاومة. يتم تكوين أو ترسيب طبقة من عازل أكسيد النيتريد وأكسيد، وأخيرًا يتم ملء الحفرة عن طريق ترسيب بولي سيليكون مشوب، والذي يشكل الصفيحة العلوية للمكثف. يتم توصيل الجزء العلوي من المكثف بطرف تصريف الترانزستور الوصول عبر حزام بولي سيليكون (Kenner، ص 42-44). يمكن أن تتجاوز نسبة عمق إلى عرض مكثف الخندق في ذاكرات الوصول الديناميكي في منتصف العقد الأول من القرن الحادي والعشرين 50:1 (Jacob، ص 357).

تتمتع المكثفات الخندقية بالعديد من المزايا. نظرًا لأن المكثف مدفون في كتلة الركيزة بدلاً من الاستلقاء على سطحها، يمكن تقليل المساحة التي تشغلها إلى الحد الأدنى المطلوب لتوصيلها بطرف تصريف الترانزستور الوصول دون تقليل حجم المكثف، وبالتالي السعة (جاكوب، ص 356-357). بدلاً من ذلك، يمكن زيادة السعة عن طريق حفر حفرة أعمق دون أي زيادة في مساحة السطح (كينر، ص 44). ميزة أخرى للمكثف الخندقي هي أن بنيته تقع تحت طبقات الترابط المعدني، مما يسمح بجعلها مستوية بسهولة أكبر، مما يتيح دمجها في تقنية عملية مُحسَّنة منطقيًا، والتي تحتوي على العديد من مستويات الترابط فوق الركيزة. حقيقة أن المكثف يقع تحت المنطق تعني أنه تم بناؤه قبل الترانزستورات. وهذا يسمح بعمليات ذات درجات حرارة عالية لتصنيع المكثفات، والتي من شأنها أن تؤدي بخلاف ذلك إلى تدهور الترانزستورات المنطقية وأدائها. وهذا يجعل مكثفات الخندق مناسبة لبناء ذاكرة الوصول العشوائي الديناميكية المدمجة (eDRAM) (جاكوب، ص 357). ومن عيوب مكثفات الخندق صعوبة بناء هياكل المكثف بشكل موثوق داخل ثقوب عميقة وفي توصيل المكثف بطرف تصريف الترانزستور الوصول (كينر، ص 44).

تصاميم الخلايا التاريخية

استخدمت دوائر ذاكرة الوصول العشوائي الديناميكية من الجيل الأول (تلك التي تبلغ سعتها 1 كيلوبت)، والتي كانت الأولى منها Intel 1103 ، خلية ذاكرة وصول عشوائي ديناميكية بثلاثة ترانزستورات ومكثف واحد (3T1C). وبحلول الجيل الثاني، أدى متطلب خفض التكلفة عن طريق تركيب نفس الكمية من البتات في مساحة أصغر إلى التبني العالمي تقريبًا لخلية ذاكرة الوصول العشوائي الديناميكية 1T1C، على الرغم من أن زوجًا من الأجهزة ذات سعات 4 و16 كيلوبت استمرت في استخدام خلية 3T1C لأسباب تتعلق بالأداء (Kenner، ص 6). تضمنت مزايا الأداء هذه، والأهم من ذلك، القدرة على قراءة الحالة المخزنة بواسطة المكثف دون تفريغها، وتجنب الحاجة إلى إعادة كتابة ما تمت قراءته (قراءة غير مدمرة). تتعلق ميزة الأداء الثانية بخلية 3T1C التي تحتوي على ترانزستورات منفصلة للقراءة والكتابة؛ يمكن لوحدة التحكم في الذاكرة استغلال هذه الميزة لأداء عمليات قراءة وتعديل وكتابة ذرية، حيث تتم قراءة القيمة وتعديلها ثم كتابتها مرة أخرى كعملية واحدة غير قابلة للتجزئة (جاكوب، ص 459).

تصاميم الخلايا المقترحة

كانت خلية DRAM ذات الترانزستور الواحد والمكثف الصفري (1T أو 1T0C) موضوعًا للبحث منذ أواخر التسعينيات. تعد DRAM ذات الترانزستور الواحد طريقة مختلفة لبناء خلية ذاكرة DRAM الأساسية، وهي مختلفة عن خلية DRAM الكلاسيكية ذات الترانزستور الواحد والمكثف الواحد (1T/1C)، والتي يشار إليها أحيانًا أيضًا باسم "1T DRAM"، وخاصةً بالمقارنة مع DRAM ذات الترانزستور الواحد و4T والتي حلت محلها في السبعينيات.

في خلايا DRAM بسعة 1T، لا يزال بت البيانات مخزنًا في منطقة سعوية يتم التحكم فيها بواسطة ترانزستور، ولكن هذه السعة لم تعد متوفرة بواسطة مكثف منفصل. 1T DRAM هو تصميم خلية بت "بدون مكثف" يخزن البيانات باستخدام سعة الجسم الطفيلي المتأصلة في ترانزستورات السيليكون على العازل (SOI) . نظرًا لكونها مصدر إزعاج في تصميم المنطق، يمكن استخدام تأثير الجسم العائم هذا لتخزين البيانات. يمنح هذا خلايا DRAM بسعة 1T أكبر كثافة بالإضافة إلى السماح بتكامل أسهل مع الدوائر المنطقية عالية الأداء نظرًا لأنها مبنية بنفس تقنيات عملية SOI. [36]

تظل عملية تحديث الخلايا ضرورية، ولكن على عكس ذاكرة الوصول العشوائي الديناميكية 1T1C، فإن عمليات القراءة في ذاكرة الوصول العشوائي الديناميكية 1T غير مدمرة؛ حيث تتسبب الشحنة المخزنة في حدوث تحول يمكن اكتشافه في جهد العتبة للترانزستور. [37] من حيث الأداء، فإن أوقات الوصول أفضل بكثير من ذاكرة الوصول العشوائي الديناميكية القائمة على المكثف، ولكنها أسوأ قليلاً من ذاكرة الوصول العشوائي الساكنة. هناك عدة أنواع من ذاكرة الوصول العشوائي الديناميكية 1T: ذاكرة الوصول العشوائي Z-RAM التجارية من Innovative Silicon، وذاكرة الوصول العشوائي TTRAM [38] من Renesas وذاكرة الوصول العشوائي A-RAM من اتحاد UGR / CNRS .

هياكل المصفوفات

تبسط مواقع عقد التخزين ذاتية المحاذاة عملية التصنيع في ذاكرة الوصول العشوائي الديناميكية الحديثة. [39]

يتم ترتيب خلايا DRAM في نمط مستطيل منتظم يشبه الشبكة لتسهيل التحكم فيها والوصول إليها عبر خطوط الكلمات وخطوط البتات. يتم تصميم التخطيط المادي لخلايا DRAM في المصفوفة عادةً بحيث تشترك خليتان DRAM متجاورتان في عمود في اتصال خط بت واحد لتقليل مساحتها. يتم إعطاء مساحة خلية DRAM على أنها n F 2 ، حيث n هو رقم مشتق من تصميم خلية DRAM، و F هو أصغر حجم ميزة لتقنية عملية معينة. يسمح هذا المخطط بمقارنة حجم DRAM عبر أجيال مختلفة من تقنية العملية، حيث يتم قياس مساحة خلية DRAM بمعدلات خطية أو شبه خطية فيما يتعلق بحجم الميزة. تتراوح المساحة النموذجية لخلايا DRAM الحديثة بين 6-8 F 2 .

يتم توصيل السلك الأفقي، خط الكلمات، بطرف البوابة لكل ترانزستور وصول في صفه. يتم توصيل خط البت الرأسي بطرف المصدر للترانزستورات في عموده. أطوال خطوط الكلمات وخطوط البت محدودة. طول خط الكلمات محدود بالأداء المطلوب للصف، حيث يتم تحديد وقت انتشار الإشارة التي يجب أن تعبر خط الكلمات بواسطة ثابت زمن RC . طول خط البت محدود بسعة (التي تزداد مع الطول)، والتي يجب أن تبقى ضمن نطاق للاستشعار المناسب (حيث تعمل DRAM عن طريق استشعار شحنة المكثف المنطلق على خط البت). طول خط البت محدود أيضًا بمقدار تيار التشغيل الذي يمكن أن تسحبه DRAM وبكيفية تبديد الطاقة، حيث يتم تحديد هاتين الخاصيتين إلى حد كبير من خلال شحن وتفريغ خط البت.

هندسة البتلاين

تتطلب مكبرات الاستشعار قراءة الحالة الموجودة في خلايا DRAM. عندما يتم تنشيط الترانزستور، يتم تقاسم الشحنة الكهربائية في المكثف مع خط البت. تكون سعة خط البت أكبر بكثير من سعة المكثف (حوالي عشرة أضعاف). وبالتالي، يكون التغيير في جهد خط البت ضئيلاً. تتطلب مكبرات الاستشعار حل فرق الجهد إلى المستويات المحددة بواسطة نظام الإشارة المنطقي. تستخدم DRAM الحديثة مكبرات استشعار تفاضلية، وتصاحبها متطلبات حول كيفية بناء مجموعات DRAM. تعمل مكبرات الاستشعار التفاضلية عن طريق دفع مخرجاتها إلى أقصى الحدود المعاكسة بناءً على الفولتية النسبية على أزواج خطوط البت. تعمل مكبرات الاستشعار بشكل فعال وكفء فقط إذا كانت سعة وفولتية أزواج خطوط البت هذه متطابقة بشكل وثيق. بالإضافة إلى ضمان تساوي أطوال خطوط البت وعدد خلايا DRAM المرفقة بها، ظهرت بنيتان أساسيتان لتصميم المصفوفة لتوفير متطلبات مكبرات الاستشعار: مصفوفات خطوط البت المفتوحة والمطوية.

مصفوفات الخطوط المفتوحة

كانت الجيل الأول (1 كيلوبت) من دوائر DRAM، وحتى الجيل 64 كيلوبت (وبعض أجهزة الجيل 256 كيلوبت)، تحتوي على بنية صفيف خطوط بت مفتوحة. وفي هذه البنيات، يتم تقسيم خطوط البت إلى عدة أجزاء، ويتم وضع مكبرات الاستشعار التفاضلية بين أجزاء خطوط البت. ولأن مكبرات الاستشعار توضع بين أجزاء خطوط البت، لتوجيه مخرجاتها خارج الصفيف، يلزم وضع طبقة إضافية من الترابط فوق تلك المستخدمة في بناء خطوط الكلمات وخطوط البت.

لا تحتوي خلايا DRAM الموجودة على حواف المصفوفة على مقاطع متجاورة. ونظرًا لأن مكبرات الاستشعار التفاضلية تتطلب سعة متطابقة وأطوال خطوط بت من كلا المقطعين، يتم توفير مقاطع خطوط بت وهمية. تتمثل ميزة مصفوفة خطوط البت المفتوحة في مساحة مصفوفة أصغر، على الرغم من أن هذه الميزة تتضاءل قليلاً بسبب مقاطع خطوط البت الوهمية. العيب الذي تسبب في اختفاء هذه البنية تقريبًا هو الضعف المتأصل للضوضاء ، مما يؤثر على فعالية مكبرات الاستشعار التفاضلية. ونظرًا لأن كل مقطع خطوط بت ليس له أي علاقة مكانية مع الآخر، فمن المحتمل أن تؤثر الضوضاء على مقطع واحد فقط من مقطعي خطوط البت.

مصفوفات الخطوط المائلة

تقوم بنية مصفوفة الخطوط الثنائية المطوية بتوجيه الخطوط الثنائية في أزواج عبر المصفوفة. يوفر القرب الشديد بين الخطوط الثنائية المقترنة خصائص رفض ضوضاء الوضع المشترك المتفوقة على مصفوفات الخطوط الثنائية المفتوحة. بدأت بنية مصفوفة الخطوط الثنائية المطوية في الظهور في دوائر DRAM المتكاملة خلال منتصف الثمانينيات، بدءًا من جيل 256 كيلوبت. هذه البنية مفضلة في دوائر DRAM المتكاملة الحديثة بسبب مناعتها الفائقة للضوضاء.

يُشار إلى هذه البنية باسم "المطوية" لأنها تأخذ أساسها من بنية المصفوفة المفتوحة من منظور مخطط الدائرة. يبدو أن بنية المصفوفة المطوية تزيل خلايا DRAM في أزواج متبادلة (لأن خليتي DRAM تشتركان في اتصال خط بت واحد) من عمود، ثم تنقل خلايا DRAM من عمود مجاور إلى الفراغات.

إن الموقع الذي يشغل فيه التواء خط البت مساحة إضافية. لتقليل المساحة الزائدة، يختار المهندسون أبسط مخطط التواء وأقلها مساحة والذي يمكنه تقليل الضوضاء تحت الحد المحدد. ومع تحسن تكنولوجيا العملية لتقليل أحجام الميزات الدنيا، تزداد مشكلة الإشارة إلى الضوضاء سوءًا، حيث أن الاقتران بين الأسلاك المعدنية المتجاورة يتناسب عكسيًا مع درجة ميلها. يجب أن تزداد تعقيد مخططات طي المصفوفة والتواء خط البت المستخدمة من أجل الحفاظ على تقليل الضوضاء بشكل كافٍ. المخططات التي تتمتع بخصائص مقاومة الضوضاء المرغوبة للحد الأدنى من التأثير في المساحة هي موضوع البحث الحالي (كينر، ص 37).

هندسة المصفوفات المستقبلية

قد تؤدي التطورات في تكنولوجيا العمليات إلى تفضيل بنيات المصفوفات ذات الخطوط المفتوحة إذا كانت قادرة على تقديم كفاءة مساحة أفضل على المدى الطويل؛ حيث تتطلب بنيات المصفوفات المطوية مخططات طي معقدة بشكل متزايد لمواكبة أي تقدم في تكنولوجيا العمليات. العلاقة بين تكنولوجيا العمليات وبنية المصفوفة وكفاءة المساحة هي مجال بحث نشط.

تكرار الصفوف والأعمدة

لم تكن الدوائر المتكاملة الأولى من نوع DRAM تحتوي على أي تكرار. وكان من المقرر التخلص من الدائرة المتكاملة التي تحتوي على خلية DRAM معيبة. وبدءًا من الجيل 64 كيلوبت، تضمنت مجموعات DRAM صفوفًا وأعمدة احتياطية لتحسين الإنتاجية. وتوفر الصفوف والأعمدة الاحتياطية التسامح مع عيوب التصنيع البسيطة التي تسببت في تعطل عدد صغير من الصفوف أو الأعمدة. ويتم فصل الصفوف والأعمدة المعيبة فعليًا عن بقية المجموعة عن طريق تشغيل فتيل قابل للبرمجة أو عن طريق قطع السلك بالليزر. ويتم استبدال الصفوف أو الأعمدة الاحتياطية عن طريق إعادة تعيين المنطق في أجهزة فك تشفير الصفوف والأعمدة (جاكوب، ص 358-361).

اكتشاف الأخطاء وتصحيحها

يمكن أن يتسبب التداخل الكهربائي أو المغناطيسي داخل نظام الكمبيوتر في انقلاب جزء واحد من ذاكرة الوصول العشوائي الديناميكية تلقائيًا إلى الحالة المعاكسة. تحدث غالبية الأخطاء الفردية (" الناعمة ") في شرائح ذاكرة الوصول العشوائي الديناميكية نتيجة للإشعاع الخلفي ، وخاصة النيوترونات من الأشعة الكونية الثانوية، والتي قد تغير محتويات خلية ذاكرة واحدة أو أكثر أو تتداخل مع الدوائر المستخدمة لقراءتها/كتابتها.

يمكن التخفيف من حدة المشكلة باستخدام بتات ذاكرة زائدة ودوائر إضافية تستخدم هذه البتات للكشف عن الأخطاء الناعمة وتصحيحها. في معظم الحالات، يتم إجراء الكشف والتصحيح بواسطة وحدة تحكم الذاكرة ؛ في بعض الأحيان، يتم تنفيذ المنطق المطلوب بشكل شفاف داخل شرائح أو وحدات ذاكرة الوصول العشوائي الديناميكية، مما يتيح وظيفة ذاكرة ECC للأنظمة غير القادرة على ECC بخلاف ذلك. [40] تُستخدم بتات الذاكرة الإضافية لتسجيل التكافؤ وتمكين إعادة بناء البيانات المفقودة بواسطة رمز تصحيح الأخطاء (ECC). يسمح التكافؤ باكتشاف جميع أخطاء البت الواحد (في الواقع، أي عدد فردي من البتات الخاطئة). يسمح رمز تصحيح الأخطاء الأكثر شيوعًا، وهو رمز هامينج SECDED ، بتصحيح خطأ بت واحد، وفي التكوين المعتاد، مع بت تكافؤ إضافي، يمكن اكتشاف أخطاء البت المزدوج. [41]

تعطي الدراسات الحديثة معدلات خطأ متفاوتة على نطاق واسع مع أكثر من سبعة أوامر من حيث الحجم، تتراوح من 10 −10 −10 −17 خطأ/بت·ساعة ، أي ما يقرب من خطأ بت واحد في الساعة لكل غيغابايت من الذاكرة إلى خطأ بت واحد في القرن لكل غيغابايت من الذاكرة. [42] [43] [44] أفادت دراسة شرودر وآخرون عام 2009 بوجود فرصة بنسبة 32% أن يعاني جهاز كمبيوتر معين في دراستهم من خطأ واحد على الأقل يمكن تصحيحه سنويًا، وقدموا دليلاً على أن معظم هذه الأخطاء هي أخطاء صلبة متقطعة وليست أخطاء ناعمة وأن كميات ضئيلة من المواد المشعة التي دخلت في عبوة الشريحة كانت تنبعث منها جسيمات ألفا وتفسد البيانات. [45] كما قدمت دراسة أجريت عام 2010 في جامعة روتشستر دليلاً على أن جزءًا كبيرًا من أخطاء الذاكرة هي أخطاء صلبة متقطعة. [46] تشير الدراسات واسعة النطاق على الذاكرة الرئيسية غير الخاضعة لرقابة ECC في أجهزة الكمبيوتر الشخصية وأجهزة الكمبيوتر المحمولة إلى أن أخطاء الذاكرة غير المكتشفة مسؤولة عن عدد كبير من حالات فشل النظام: أفادت دراسة عام 2011 بوجود فرصة بنسبة 1 من 1700 لكل 1.5% من الذاكرة التي تم اختبارها (استقراءً إلى فرصة تبلغ حوالي 26% للذاكرة الإجمالية) بأن الكمبيوتر سيواجه خطأ في الذاكرة كل ثمانية أشهر. [47]

حماية

البيانات المتبقية

على الرغم من أن الذاكرة الديناميكية محددة ومضمونة فقط للاحتفاظ بمحتوياتها عند تزويدها بالطاقة وتحديثها كل فترة زمنية قصيرة (غالبًا 64 مللي ثانية )، فإن مكثفات خلية الذاكرة غالبًا ما تحتفظ بقيمها لفترة أطول بشكل ملحوظ، وخاصة في درجات الحرارة المنخفضة. [48] في بعض الظروف، يمكن استعادة معظم البيانات الموجودة في DRAM حتى لو لم يتم تحديثها لعدة دقائق. [49]

يمكن استخدام هذه الخاصية للالتفاف على الأمان واستعادة البيانات المخزنة في الذاكرة الرئيسية التي يُفترض أنها دمرت عند إيقاف التشغيل. يمكن إعادة تشغيل الكمبيوتر بسرعة وقراءة محتويات الذاكرة الرئيسية؛ أو عن طريق إزالة وحدات ذاكرة الكمبيوتر وتبريدها لإطالة عمر البيانات المتبقية، ثم نقلها إلى كمبيوتر مختلف لقراءتها. وقد تم إثبات أن مثل هذا الهجوم يتحايل على أنظمة تشفير القرص الشائعة، مثل TrueCrypt مفتوح المصدر و BitLocker Drive Encryption من Microsoft و FileVault من Apple . [48] غالبًا ما يُطلق على هذا النوع من الهجوم ضد الكمبيوتر هجوم التمهيد البارد .

فساد الذاكرة

تتطلب الذاكرة الديناميكية، بحكم التعريف، تحديثًا دوريًا. علاوة على ذلك، فإن قراءة الذاكرة الديناميكية هي عملية مدمرة، تتطلب إعادة شحن خلايا التخزين في الصف الذي تمت قراءته. إذا كانت هذه العمليات غير كاملة، فقد تتسبب عملية القراءة في حدوث أخطاء بسيطة . على وجه الخصوص، هناك خطر يتمثل في تسرب بعض الشحنات بين الخلايا القريبة، مما يتسبب في حدوث تحديث أو قراءة صف واحد لخطأ اضطراب في صف مجاور أو حتى قريب. يعود الوعي بأخطاء الاضطراب إلى أول ذاكرة وصول عشوائي ديناميكية متوفرة تجاريًا في أوائل السبعينيات (إنتل 1103 ). وعلى الرغم من تقنيات التخفيف التي يستخدمها المصنعون، فقد أثبت الباحثون التجاريون في تحليل عام 2014 أن شرائح ذاكرة الوصول العشوائي الديناميكية DDR3 المتوفرة تجاريًا والمصنعة في عامي 2012 و2013 معرضة لأخطاء الاضطراب. [50] وقد أُطلق على التأثير الجانبي المرتبط الذي أدى إلى انعكاسات البت الملحوظة اسم مطرقة الصف .

التغليف

وحدة الذاكرة

يمكن تعبئة الدوائر المتكاملة للذاكرة العشوائية الديناميكية في علب إيبوكسي مصبوبة، مع إطار توصيل داخلي للتوصيلات بين القالب السيليكوني وأسلاك العبوة. استخدم تصميم IBM PC الأصلي الدوائر المتكاملة، بما في ذلك تلك الخاصة بالذاكرة العشوائية الديناميكية، معبأة في حزم مزدوجة الخط (DIP)، ملحومة مباشرة باللوحة الرئيسية أو مثبتة في مقابس. مع ارتفاع كثافة الذاكرة بشكل كبير، لم تعد حزمة DIP عملية. لتسهيل التعامل، يمكن تركيب العديد من الدوائر المتكاملة للذاكرة العشوائية الديناميكية على وحدة ذاكرة واحدة، مما يسمح بتثبيت ذاكرة بعرض 16 بت أو 32 بت أو 64 بت في وحدة واحدة، دون الحاجة إلى قيام المثبت بإدخال دوائر متكاملة فردية متعددة. قد تتضمن وحدات الذاكرة أجهزة إضافية للتحقق من التكافؤ أو تصحيح الأخطاء. على مدار تطور أجهزة الكمبيوتر المكتبية، تم تطوير العديد من الأنواع القياسية لوحدات الذاكرة. قد تحتوي أجهزة الكمبيوتر المحمولة وأجهزة الألعاب والأجهزة المتخصصة على تنسيقات خاصة بها من وحدات الذاكرة غير القابلة للتبديل مع أجزاء سطح المكتب القياسية لأسباب التعبئة والتغليف أو الملكية.

مغروس

تسمى ذاكرة الوصول العشوائي الديناميكية المدمجة في دائرة متكاملة مصممة في عملية مُحسَّنة منطقيًا (مثل دائرة متكاملة خاصة بالتطبيق أو معالج دقيق أو نظام كامل على شريحة ) ذاكرة الوصول العشوائي الديناميكية المدمجة (eDRAM). تتطلب ذاكرة الوصول العشوائي الديناميكية المدمجة تصميمات خلايا ذاكرة الوصول العشوائي الديناميكية التي يمكن تصنيعها دون منع تصنيع الترانزستورات سريعة التبديل المستخدمة في المنطق عالي الأداء، وتعديل تقنية العملية الأساسية المُحسَّنة منطقيًا لاستيعاب خطوات العملية المطلوبة لبناء هياكل خلايا ذاكرة الوصول العشوائي الديناميكية.

الإصدارات

نظرًا لأن الخلية والمصفوفة الأساسية لذاكرة DRAM حافظت على نفس البنية الأساسية لسنوات عديدة، فإن أنواع ذاكرة DRAM تتميز بشكل أساسي بالعديد من الواجهات المختلفة للتواصل مع شرائح ذاكرة DRAM.

ذاكرة الوصول العشوائي الديناميكية غير المتزامنة

كانت ذاكرة الوصول العشوائي الديناميكية الأصلية، والمعروفة الآن باسم " ذاكرة الوصول العشوائي الديناميكية غير المتزامنة " ، أول نوع من أنواع ذاكرة الوصول العشوائي الديناميكية قيد الاستخدام. ومنذ نشأتها في أواخر ستينيات القرن العشرين، كانت شائعة الاستخدام في الحوسبة حتى عام 1997 تقريبًا، عندما تم استبدالها في الغالب بذاكرة الوصول العشوائي الديناميكية المتزامنة . وفي الوقت الحاضر، أصبح تصنيع ذاكرة الوصول العشوائي غير المتزامنة نادرًا نسبيًا. [51]

مبادئ التشغيل

تحتوي شريحة DRAM غير المتزامنة على توصيلات طاقة، وعدد من مدخلات العناوين (عادةً 12)، وعدد قليل (عادةً واحد أو أربعة) من خطوط البيانات ثنائية الاتجاه. وهناك أربع إشارات تحكم نشطة ومنخفضة :

  • RAS ، وميض عنوان الصف. يتم التقاط مدخلات العنوان على الحافة المتساقطة لـ RAS ، وتحديد صف لفتحه. يظل الصف مفتوحًا طالما أن RAS منخفض.
  • CAS ، Strobe عنوان العمود. يتم التقاط مدخلات العنوان على الحافة المتساقطة لـ CAS ، وتحديد عمود من الصف المفتوح حاليًا للقراءة أو الكتابة.
  • WE ، تمكين الكتابة. تحدد هذه الإشارة ما إذا كانت الحافة الساقطة المعينة لـ CAS قراءة (إذا كانت مرتفعة) أو كتابة (إذا كانت منخفضة). إذا كانت منخفضة، يتم أيضًا التقاط مدخلات البيانات على الحافة الساقطة لـ CAS .
  • OE ، تمكين الإخراج. هذه إشارة إضافية تتحكم في الإخراج إلى دبابيس إدخال/إخراج البيانات. يتم تشغيل دبابيس البيانات بواسطة شريحة DRAM إذا كانت RAS و CAS منخفضتين، وWE مرتفعًا، و OE منخفضًا. في العديد من التطبيقات، يمكن توصيل OE بشكل دائم عند مستوى منخفض (تمكين الإخراج دائمًا)، ولكن يمكن أن يكون تبديل OE مفيدًا عند توصيل شرائح ذاكرة متعددة بالتوازي.

توفر هذه الواجهة التحكم المباشر في التوقيت الداخلي. عندما يتم تشغيل RAS على مستوى منخفض، لا يجب محاولة تشغيل دورة CAS حتى تستشعر مكبرات الاستشعار حالة الذاكرة، ولا يجب إعادة RAS إلى مستوى مرتفع حتى يتم تحديث خلايا التخزين. عندما يتم تشغيل RAS على مستوى مرتفع، يجب أن يظل مرتفعًا لفترة كافية لإكمال الشحن المسبق.

على الرغم من أن ذاكرة DRAM غير متزامنة، فإن الإشارات يتم إنشاؤها عادةً بواسطة وحدة تحكم في الذاكرة ذات التوقيت، مما يحد من توقيتها إلى مضاعفات دورة ساعة وحدة التحكم.

تحديث RAS فقط

يتم تحديث ذاكرة DRAM غير المتزامنة الكلاسيكية عن طريق فتح كل صف بدوره.

يتم توزيع دورات التحديث عبر فترة التحديث بأكملها بطريقة يتم بها تحديث جميع الصفوف خلال الفترة المطلوبة. لتحديث صف واحد من مجموعة الذاكرة باستخدام تحديث RAS فقط (ROR)، يجب اتباع الخطوات التالية:

  1. يجب تطبيق عنوان الصف الذي سيتم تحديثه على دبابيس إدخال العنوان.
  2. يجب أن يتحول RAS من مرتفع إلى منخفض. ويجب أن يظل CAS مرتفعًا.
  3. في نهاية المدة المطلوبة، يجب أن يعود RAS إلى المستوى المرتفع.

يمكن القيام بذلك عن طريق توفير عنوان صف ونبض RAS منخفض؛ ليس من الضروري إجراء أي دورات CAS . هناك حاجة إلى عداد خارجي للتكرار على عناوين الصف بدورها. [52] في بعض التصميمات، تعاملت وحدة المعالجة المركزية مع تحديث ذاكرة الوصول العشوائي، ومن بين هذه التصميمات ربما يكون Zilog Z80 هو المثال الأكثر شهرة، حيث يستضيف عداد صف في سجل معالج ، R، ويتضمن مؤقتات داخلية من شأنها استطلاع الصف بشكل دوري عند R ثم زيادة القيمة في السجل. كانت عمليات التحديث متداخلة مع التعليمات الشائعة مثل قراءات الذاكرة. [53] في أنظمة أخرى، وخاصة أجهزة الكمبيوتر المنزلية ، غالبًا ما يتم التعامل مع التحديث بواسطة دوائر الفيديو حيث كان عليها غالبًا القراءة من مناطق كبيرة من الذاكرة، وأجرت عمليات التحديث كجزء من هذه العمليات. [54]

CAS قبل تحديث RAS

من أجل الراحة، تم دمج العداد بسرعة في شرائح DRAM نفسها. إذا تم خفض خط CAS قبل RAS (عادةً ما تكون عملية غير قانونية)، فإن DRAM تتجاهل مدخلات العنوان وتستخدم عدادًا داخليًا لتحديد الصف المراد فتحه. يُعرف هذا باسم تحديث CAS قبل RAS (CBR). أصبح هذا هو الشكل القياسي للتحديث لـ DRAM غير المتزامن، وهو الشكل الوحيد المستخدم عمومًا مع SDRAM.

تحديث مخفي

نظرًا لدعم تحديث CAS قبل تحديث RAS ، فمن الممكن إلغاء تأكيد RAS مع إبقاء CAS منخفضًا للحفاظ على إخراج البيانات. إذا تم تأكيد RAS مرة أخرى، فإن هذا يؤدي إلى دورة تحديث CBR بينما تظل مخرجات DRAM صالحة. نظرًا لعدم انقطاع إخراج البيانات، يُعرف هذا بالتحديث المخفي . [55]

وضع الصفحة DRAM

يُعد وضع الصفحة DRAM تعديلًا بسيطًا لواجهة DRAM IC من الجيل الأول، مما أدى إلى تحسين أداء عمليات القراءة والكتابة إلى صف من خلال تجنب عدم كفاءة الشحن المسبق وفتح نفس الصف بشكل متكرر للوصول إلى عمود مختلف. في وضع الصفحة DRAM، بعد فتح صف من خلال إبقاء RAS منخفضًا، يمكن إبقاء الصف مفتوحًا، ويمكن إجراء عمليات قراءة أو كتابة متعددة لأي من الأعمدة في الصف. يتم بدء كل وصول إلى العمود من خلال تأكيد CAS وتقديم عنوان العمود. بالنسبة للقراءات، بعد فترة تأخير ( t CAC )، تظهر البيانات الصالحة على دبابيس إخراج البيانات، والتي يتم الاحتفاظ بها عند Z عالية قبل ظهور البيانات الصالحة. بالنسبة للكتابات، يتم تقديم إشارة تمكين الكتابة وبيانات الكتابة جنبًا إلى جنب مع عنوان العمود. [56]

تم تحسين وضع الصفحة DRAM بدوره لاحقًا بتعديل صغير أدى إلى تقليل زمن الوصول بشكل أكبر. تم تسمية وحدات DRAM بهذا التحسين بوحدات DRAM ذات وضع الصفحة السريع ( FPM DRAMs ). في وضع الصفحة DRAM، تم تأكيد CAS قبل توفير عنوان العمود. في وضع FPM DRAM، يمكن توفير عنوان العمود بينما لا يزال يتم إلغاء تأكيد CAS . انتشر عنوان العمود عبر مسار بيانات عنوان العمود، لكنه لم يخرج البيانات على دبابيس البيانات حتى تم تأكيد CAS . قبل تأكيد CAS ، تم الاحتفاظ بدبابيس إخراج البيانات عند Z عالية. قللت FPM DRAM من زمن وصول CAC . [57] تم تقديم وضع الصفحة السريع DRAM في عام 1986 وتم استخدامه مع Intel 80486.

العمود الثابت هو أحد أشكال وضع الصفحة السريعة حيث لا يلزم تخزين عنوان العمود، ولكن يمكن تغيير مدخلات العنوان مع إبقاء CAS منخفضًا، وسيتم تحديث إخراج البيانات وفقًا لذلك بعد بضعة نانوثانية. [57]

وضع Nibble هو متغير آخر يمكن من خلاله الوصول إلى أربعة مواقع متسلسلة داخل الصف بأربع نبضات متتالية من CAS . والفرق عن وضع الصفحة العادي هو أن مدخلات العنوان لا تُستخدم للحواف من الثانية إلى الرابعة من CAS ؛ بل يتم إنشاؤها داخليًا بدءًا من العنوان المقدم للحافة الأولى من CAS . [57]

بيانات ممتدة خارج DRAM

زوج من  وحدات EDO DRAM سعة 32 ميجابايت

تم اختراع ذاكرة الوصول العشوائي الديناميكية ذات البيانات الممتدة (EDO DRAM) وتسجيل براءة اختراعها في تسعينيات القرن العشرين بواسطة شركة Micron Technology التي قامت بعد ذلك بترخيص التكنولوجيا للعديد من مصنعي الذاكرة الآخرين. [58] تشبه ذاكرة الوصول العشوائي الديناميكية ذات البيانات الممتدة (EDO)، والتي يشار إليها أحيانًا باسم ذاكرة الوصول العشوائي الديناميكية الممكّنة بوضع الصفحة الفائقة ، ذاكرة الوصول العشوائي الديناميكية ذات وضع الصفحة السريعة مع الميزة الإضافية المتمثلة في إمكانية بدء دورة وصول جديدة مع الحفاظ على نشاط إخراج البيانات للدورة السابقة. يسمح هذا بقدر معين من التداخل في التشغيل (الخطوط الأنابيب)، مما يسمح بتحسين الأداء إلى حد ما. إنها أسرع بنسبة تصل إلى 30% من ذاكرة الوصول العشوائي الديناميكية FPM، [59] والتي بدأت في استبدالها في عام 1995 عندما قدمت شركة Intel مجموعة شرائح 430FX مع دعم ذاكرة الوصول العشوائي الديناميكية EDO. بغض النظر عن مكاسب الأداء، يمكن استخدام FPM وEDO SIMMs بالتبادل في العديد من التطبيقات (ولكن ليس كلها). [60] [61]

للتوضيح، تبدأ ذاكرة EDO DRAM إخراج البيانات عند الحافة الهابطة لـ CAS ولكنها لا توقف الإخراج عندما يرتفع CAS مرة أخرى. إنها تحافظ على صلاحية الإخراج (وبالتالي تمدد وقت إخراج البيانات) حتى يتم إلغاء تأكيد RAS أو تقوم الحافة الهابطة الجديدة لـ CAS باختيار عنوان عمود مختلف.

تتمتع تقنية EDO ذات الدورة الواحدة بالقدرة على تنفيذ معاملة ذاكرة كاملة في دورة ساعة واحدة. بخلاف ذلك، تستغرق كل عملية وصول متسلسلة إلى ذاكرة الوصول العشوائي داخل نفس الصفحة دورتين ساعة بدلاً من ثلاث، بمجرد تحديد الصفحة. خلق أداء وقدرات تقنية EDO فرصة لتقليل خسارة الأداء الهائلة المرتبطة بنقص ذاكرة التخزين المؤقت من المستوى الثاني في أجهزة الكمبيوتر منخفضة التكلفة والسلع الأساسية. كان هذا جيدًا أيضًا لأجهزة الكمبيوتر المحمولة نظرًا للصعوبات المتعلقة بعامل الشكل المحدود، والقيود المفروضة على عمر البطارية. بالإضافة إلى ذلك، بالنسبة للأنظمة ذات ذاكرة التخزين المؤقت من المستوى الثاني، أدى توفر ذاكرة EDO إلى تحسين متوسط ​​زمن انتقال الذاكرة الذي شهدته التطبيقات مقارنة بتنفيذات FPM السابقة.

أصبحت ذاكرة EDO DRAM ذات الدورة الواحدة شائعة جدًا في بطاقات الفيديو في أواخر التسعينيات. كانت تكلفتها منخفضة للغاية، ولكنها كانت فعّالة تقريبًا من حيث الأداء مثل ذاكرة VRAM الأكثر تكلفة.

انفجار EDO DRAM

كان التطور الذي شهدته ذاكرة EDO DRAM، وهي ذاكرة EDO DRAM المتدفقة (BEDO DRAM)، قادرًا على معالجة أربعة عناوين ذاكرة في دفعة واحدة، بحد أقصى 5-1-1-1 ، مما يوفر ثلاث ساعات إضافية على ذاكرة EDO المصممة بشكل مثالي. وقد تم ذلك عن طريق إضافة عداد عناوين على الشريحة لتتبع العنوان التالي. كما أضافت BEDO أيضًا مرحلة خط أنابيب تسمح بتقسيم دورة الوصول إلى الصفحة إلى جزأين. أثناء عملية قراءة الذاكرة، قام الجزء الأول بالوصول إلى البيانات من مجموعة الذاكرة إلى مرحلة الإخراج (المزلاج الثاني). قام الجزء الثاني بقيادة ناقل البيانات من هذا المزلاج عند مستوى المنطق المناسب. نظرًا لأن البيانات موجودة بالفعل في المخزن المؤقت للإخراج، يتم تحقيق وقت وصول أسرع (حتى 50٪ للكتل الكبيرة من البيانات) مقارنة بذاكرة EDO التقليدية.

على الرغم من أن ذاكرة BEDO DRAM أظهرت تحسينًا إضافيًا على EDO، إلا أنه بحلول الوقت الذي أصبحت فيه متاحة، كان السوق قد استثمر بشكل كبير في ذاكرة DRAM المتزامنة، أو SDRAM. [62] على الرغم من أن ذاكرة BEDO RAM كانت متفوقة على SDRAM في بعض النواحي، إلا أن التكنولوجيا الأخيرة حلت بسرعة محل BEDO.

ذاكرة الوصول العشوائي الديناميكية المتزامنة

تعمل ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) على تعديل واجهة الذاكرة غير المتزامنة بشكل كبير، وذلك بإضافة خط ساعة (وسطر تمكين الساعة). ويتم استقبال جميع الإشارات الأخرى على الحافة الصاعدة للساعة.

لم تعد مدخلات RAS و CAS تعمل كمصابيح ضوئية، بل أصبحت بدلاً من ذلك، جنبًا إلى جنب مع WE ، جزءًا من أمر مكون من 3 بتات يتم التحكم فيه بواسطة مصباح ضوئي نشط منخفض جديد أو تحديد شريحة أو CS :

ملخص أوامر SDRAM
علوم الحاسب الآلي راس كاس نحن عنوان يأمر
ح س س س س أمر منع (لا يوجد عملية)
ل ح ح ح س لا يوجد عملية
ل ح ح ل س إنهاء الانفجار: إيقاف قراءة أو كتابة انفجار قيد التقدم.
ل ح ل ح عمود القراءة من الصف النشط حاليًا.
ل ح ل ل عمود اكتب إلى الصف النشط حاليًا.
ل ل ح ح صف تنشيط صف للقراءة والكتابة.
ل ل ح ل س شحن مسبق (إلغاء تنشيط) الصف الحالي.
ل ل ل ح س التحديث التلقائي: تحديث صف واحد من كل بنك، باستخدام عداد داخلي.
ل ل ل ل وضع سجل وضع التحميل: يحدد عنوان الناقل وضع تشغيل DRAM.

تمتد وظيفة خط OE إلى إشارة "DQM" لكل بايت، والتي تتحكم في إدخال البيانات (الكتابة) بالإضافة إلى إخراج البيانات (القراءة). يسمح هذا لشرائح DRAM بأن تكون أعرض من 8 بتات مع الاستمرار في دعم عمليات الكتابة بحبيبات البايت .

تظل العديد من معلمات التوقيت تحت سيطرة وحدة التحكم في ذاكرة الوصول العشوائي الديناميكية. على سبيل المثال، يجب أن ينقضي حد أدنى من الوقت بين تنشيط الصف وأمر القراءة أو الكتابة. يجب برمجة معلمة مهمة واحدة في شريحة ذاكرة الوصول العشوائي الديناميكية نفسها، ألا وهي زمن انتقال CAS . هذا هو عدد دورات الساعة المسموح بها للعمليات الداخلية بين أمر القراءة وظهور أول كلمة بيانات على ناقل البيانات. يتم استخدام أمر "Load mode register" لنقل هذه القيمة إلى شريحة ذاكرة الوصول العشوائي الديناميكية. تتضمن المعلمات القابلة للتكوين الأخرى طول فترات القراءة والكتابة، أي عدد الكلمات المنقولة لكل أمر قراءة أو كتابة.

التغيير الأكثر أهمية، والسبب الرئيسي وراء استبدال ذاكرة SDRAM بذاكرة RAM غير المتزامنة، هو دعم العديد من البنوك الداخلية داخل شريحة DRAM. باستخدام عدد قليل من بتات "عنوان البنك" التي تصاحب كل أمر، يمكن تنشيط بنك ثانٍ والبدء في قراءة البيانات أثناء قراءة البنك الأول . من خلال التناوب بين البنوك، يمكن لجهاز SDRAM إبقاء ناقل البيانات مشغولاً باستمرار، بطريقة لا تستطيع ذاكرة DRAM غير المتزامنة القيام بها.

ذاكرة DRAM متزامنة بمعدل بيانات واحد

ذاكرة SDRAM ذات معدل البيانات الفردي (SDR SDRAM أو SDR) هي الجيل الأصلي من ذاكرة SDRAM؛ حيث تقوم بنقل بيانات واحد لكل دورة ساعة.

ذاكرة DRAM متزامنة ذات معدل بيانات مزدوج

قالب حزمة DDR-SDRAM 64-MBit من Samsung

كانت ذاكرة SDRAM ذات معدل البيانات المزدوج (DDR SDRAM أو DDR) تطورًا لاحقًا لذاكرة SDRAM، واستُخدمت في ذاكرة الكمبيوتر الشخصي بدءًا من عام 2000. يتم ترقيم الإصدارات اللاحقة بشكل تسلسلي ( DDR2 و DDR3 وما إلى ذلك). تقوم ذاكرة DDR SDRAM داخليًا بإجراء عمليات وصول مزدوجة العرض بمعدل الساعة، وتستخدم واجهة معدل بيانات مزدوج لنقل نصف على كل حافة ساعة. زادت DDR2 وDDR3 هذا العامل إلى 4x و8x على التوالي، مما يوفر دفعات من 4 كلمات و8 كلمات على مدار 2 و4 دورات ساعة على التوالي. معدل الوصول الداخلي لم يتغير في الغالب (200 مليون في الثانية لذاكرة DDR-400 وDDR2-800 وDDR3-1600)، ولكن كل وصول ينقل المزيد من البيانات.

ذاكرة الوصول العشوائي المباشرة Rambus DRAM

تم تطوير ذاكرة RAM المباشرة ( DRDRAM ) بواسطة Rambus. تم دعمها لأول مرة على اللوحات الأم في عام 1999، وكان من المفترض أن تصبح معيارًا صناعيًا، ولكن تم التفوق عليها بواسطة DDR SDRAM ، مما جعلها قديمة تقنيًا بحلول عام 2003.

ذاكرة DRAM ذات زمن انتقال منخفض

ذاكرة DRAM ذات زمن الوصول المنخفض (RLDRAM) هي ذاكرة SDRAM عالية الأداء بمعدل بيانات مزدوج (DDR) تجمع بين الوصول العشوائي السريع مع النطاق الترددي العالي، وهي مخصصة بشكل أساسي لتطبيقات الشبكات والتخزين المؤقت.

ذاكرة الوصول العشوائي للرسومات

تعتبر ذاكرة الوصول العشوائي الرسومية عبارة عن ذاكرة DRAM متزامنة وغير متزامنة مصممة للمهام المتعلقة بالرسومات مثل ذاكرة الملمس وإطارات التخزين المؤقتة الموجودة على بطاقات الفيديو .

ذاكرة الفيديو الديناميكية

ذاكرة الفيديو DRAM (VRAM) هي نوع مزدوج المنفذ من ذاكرة DRAM التي كانت تستخدم بشكل شائع لتخزين الإطار المؤقت في بعض محولات الرسومات .

ذاكرة الوصول العشوائي الديناميكية للنافذة

ذاكرة الوصول العشوائي الديناميكية للنافذة (WRAM) هي نوع من ذاكرة الوصول العشوائي للفيديو التي كانت تستخدم في محولات الرسوميات مثل Matrox Millennium و ATI 3D Rage Pro . تم ​​تصميم ذاكرة الوصول العشوائي الديناميكية للنافذة لأداء أفضل وتكلفة أقل من ذاكرة الوصول العشوائي للفيديو. توفر ذاكرة الوصول العشوائي الديناميكية للنافذة نطاق ترددي أكبر بنسبة 25% من ذاكرة الوصول العشوائي للفيديو وتعمل على تسريع العمليات الرسومية المستخدمة بشكل شائع مثل رسم النصوص وملء الكتل. [63]

ذاكرة DRAM متعددة البنوك

ذاكرة الوصول العشوائي MDRAM من شركة MoSys MD908

ذاكرة الوصول العشوائي الديناميكية متعددة البنوك (MDRAM) هي نوع من ذاكرة الوصول العشوائي الديناميكية المتخصصة التي طورتها شركة MoSys . وهي مصنوعة من بنوك ذاكرة صغيرة تبلغ 256 كيلو بايت ، والتي تعمل بطريقة متداخلة ، مما يوفر نطاقات تردد مناسبة لبطاقات الرسومات بتكلفة أقل للذواكر مثل SRAM . تسمح ذاكرة الوصول العشوائي الديناميكية متعددة البنوك أيضًا بالعمليات على بنكين في دورة ساعة واحدة، مما يسمح بحدوث عمليات وصول متزامنة متعددة إذا كانت عمليات الوصول مستقلة. تم استخدام ذاكرة الوصول العشوائي الديناميكية متعددة البنوك في المقام الأول في بطاقات الرسومات، مثل تلك التي تتميز بشرائح Tseng Labs ET6x00. غالبًا ما كانت اللوحات التي تعتمد على هذه الشرائح تتمتع بسعة غير عادية تبلغ 2.25 ميجا بايت بسبب قدرة ذاكرة الوصول العشوائي الديناميكية متعددة البنوك على التنفيذ بسهولة أكبر مع مثل هذه السعات. كانت بطاقة الرسومات التي تحتوي على ذاكرة وصول عشوائي ديناميكية متعددة البنوك بسعة 2.25 ميجا بايت تحتوي على ذاكرة كافية لتوفير ألوان 24 بت بدقة 1024 × 768 - وهو إعداد شائع جدًا في ذلك الوقت.

ذاكرة الوصول العشوائي للرسومات المتزامنة

ذاكرة الرسومات المتزامنة (SGRAM) هي شكل متخصص من SDRAM لمحولات الرسومات. وهي تضيف وظائف مثل إخفاء البتات (الكتابة إلى مستوى بت محدد دون التأثير على المستويات الأخرى) والكتابة الكتلية (ملء كتلة من الذاكرة بلون واحد). وعلى عكس VRAM وWRAM، فإن SGRAM ذات منفذ واحد. ومع ذلك، يمكنها فتح صفحتين من الذاكرة في وقت واحد، مما يحاكي طبيعة المنفذ المزدوج لتقنيات ذاكرة الفيديو الأخرى.

ذاكرة SDRAM ذات معدل بيانات مزدوج للرسومات

حزمة Qimonda GDDR3 SDRAM بسعة 512 ميجابت
داخل حزمة Samsung GDDR3 256-MBit

ذاكرة الوصول العشوائي ذات معدل البيانات المزدوج للرسومات هي نوع من ذاكرة الوصول العشوائي DDR SDRAM المتخصصة المصممة لاستخدامها كذاكرة رئيسية لوحدات معالجة الرسوميات (GPUs). تختلف ذاكرة الوصول العشوائي GDDR SDRAM عن الأنواع الأساسية من ذاكرة الوصول العشوائي DDR SDRAM مثل DDR3، على الرغم من أنها تشترك في بعض التقنيات الأساسية. تتمثل خصائصها الأساسية في ترددات الساعة الأعلى لكل من نواة DRAM وواجهة الإدخال/الإخراج، مما يوفر نطاق ترددي أكبر للذاكرة لوحدات معالجة الرسوميات. اعتبارًا من عام 2020، هناك سبعة أجيال متعاقبة من ذاكرة الوصول العشوائي GDDR: GDDR2 و GDDR3 و GDDR4 و GDDR5 و GDDR5X و GDDR6 و GDDR6X .

ذاكرة الوصول العشوائي شبه الثابتة

ذاكرة عشوائية شبه ثابتة عالية السرعة CMOS بسرعة 1 ميجابت ، من إنتاج شركة Toshiba

ذاكرة الوصول العشوائي شبه الثابتة (PSRAM أو PSDRAM) هي ذاكرة وصول عشوائي ديناميكية مزودة بدائرة تحكم في التحديث والعنوان مدمجة لجعلها تتصرف بشكل مشابه لذاكرة الوصول العشوائي الثابتة (SRAM). وهي تجمع بين الكثافة العالية لذاكرة الوصول العشوائي الديناميكية وسهولة استخدام ذاكرة الوصول العشوائي الثابتة الحقيقية. تُستخدم ذاكرة الوصول العشوائي شبه الثابتة في أجهزة iPhone من Apple والأنظمة المضمنة الأخرى مثل منصة XFlar. [64]

تحتوي بعض مكونات DRAM على "وضع التحديث الذاتي". وفي حين يتضمن هذا الوضع الكثير من نفس المنطق المطلوب للتشغيل شبه الثابت، فإن هذا الوضع غالبًا ما يكون معادلاً لوضع الاستعداد. يتم توفيره في المقام الأول للسماح للنظام بتعليق تشغيل وحدة تحكم DRAM الخاصة به لتوفير الطاقة دون فقد البيانات المخزنة في DRAM، بدلاً من السماح بالتشغيل بدون وحدة تحكم DRAM منفصلة كما هو الحال في وحدات PSRAM المذكورة.

تم بيع نسخة مضمنة من PSRAM بواسطة MoSys تحت اسم 1T-SRAM . وهي عبارة عن مجموعة من بنوك DRAM الصغيرة مع ذاكرة تخزين مؤقتة SRAM في المقدمة لجعلها تتصرف مثل SRAM الحقيقية. يتم استخدامها في وحدات تحكم ألعاب الفيديو Nintendo GameCube و Wii .

تعد HyperRAM [65] من Cypress Semiconductor نوعًا من PSRAM يدعم واجهة HyperBus [66] أو Octal xSPI المتوافقة مع JEDEC ذات 8 دبابيس .

انظر أيضا

مراجع

  1. ^ "كيفية فتح الشريحة الدقيقة وما بداخلها؟ : ZeptoBars". 2012-11-15. مؤرشف من الأصل في 2016-03-14 . تم الاسترجاع 2016-04-02 . Micron MT4C1024 — ذاكرة وصول عشوائي ديناميكية 1 ميجابت (220 بت). تستخدم على نطاق واسع في أجهزة الكمبيوتر من عصر 286 و386، في أوائل التسعينيات. حجم الشريحة - 8662x3969 ميكرومتر.
  2. ^ "NeXTServiceManualPages1-160" (PDF) . تم الاسترجاع في 2022-03-09 .
  3. ^ "هل يعيق الموردون الرئيسيون لذاكرة الوصول العشوائي الديناميكية الطلب على ذاكرة الوصول العشوائي الديناميكية؟". www.icinsights.com . مؤرشف من الأصل في 2018-04-16 . تم الاسترجاع في 2018-04-16 .
  4. ^ EETimes؛ Hilson, Gary (2018-09-20). "ازدهار وانهيار ذاكرة الوصول العشوائي الديناميكية هو أمر معتاد". EETimes . تم الاسترجاع في 2022-08-03 .
  5. ^ كوبلاند، ب. جاك (2010). العملاق: أسرار أجهزة الكمبيوتر التي تكسر الشفرات في بلتشلي بارك. دار نشر جامعة أكسفورد. ص. 301. ISBN 978-0-19-157366-8.
  6. ^ "Spec Sheet for Toshiba "TOSCAL" BC-1411". www.oldcalculatormuseum.com . مؤرشف من الأصل في 3 يوليو 2017 . تم الاسترجاع في 8 مايو 2018 .
  7. ^ آلة حاسبة Toscal BC-1411 مؤرشفة في 2017-07-29 على موقع Wayback Machine ، متحف العلوم، لندن
  8. ^ آلة حاسبة سطح المكتب Toshiba "Toscal" BC-1411 مؤرشفة في 2007-05-20 على موقع Wayback Machine
  9. ^ "دائرة الذاكرة". براءات اختراع جوجل . تم الاسترجاع في 18 يونيو 2023 .
  10. ^ "1966: ذاكرة الوصول العشوائي شبه الموصلة تلبي احتياجات التخزين عالية السرعة". متحف تاريخ الكمبيوتر .
  11. ^ "DRAM". IBM100 . IBM . 9 أغسطس 2017 . تم الاسترجاع في 20 سبتمبر 2019 .
  12. ^ "IBM100 — DRAM". IBM . 9 أغسطس 2017.
  13. ^ "روبرت دينارد". الموسوعة البريطانية . سبتمبر 2023.
  14. ^ "1970: أشباه الموصلات تتنافس مع النوى المغناطيسية". متحف تاريخ الكمبيوتر .
  15. ^ US3387286A، Dennard، Robert H.، "ذاكرة الترانزستور ذات التأثير الميداني"، صدر في 1968-06-04 
  16. ^ ماري بيلس (23 فبراير 2018). "من اخترع شريحة ذاكرة الوصول العشوائي الديناميكية Intel 1103؟". ThoughtCo. مؤرشف من الأصل في 6 مارس 2013. تم الاسترجاع في 27 فبراير 2018 .
  17. ^ "نسخة مؤرشفة" (PDF) . مؤرشفة من الأصل (PDF) في 2014-01-16 . تم استرجاعها في 2014-01-15 .{{cite web}}: CS1 maint: archived copy as title (link)
  18. ^ Shirriff, Ken (نوفمبر 2020). "الهندسة العكسية لشريحة DRAM MK4116 الكلاسيكية بسعة 16 كيلوبت".
  19. ^ Proebsting, Robert (14 September 2005). "Oral History of Robert Proebsting" (PDF) . مقابلة مع هندري، جاردنر. متحف تاريخ الكمبيوتر. X3274.2006.
  20. ^ "اندلاع حرب أشباه الموصلات بين اليابان والولايات المتحدة" محفوظ في 2020-02-29 على موقع واي باك مشين
  21. ^ نيستر، ويليام ر. (2016). السياسة الصناعية الأمريكية: الأسواق الحرة أم المدارة؟. سبرينغر. ص 115. ISBN  978-1-349-25568-9.
  22. ^ سانجر، ديفيد إي. (3 أغسطس 1985). "اكتشاف "إغراق" الرقائق الإلكترونية في اليابان". نيويورك تايمز .
    ووتات، دونالد (4 نوفمبر 1985). "ستة من شركات تصنيع الرقائق اليابانية متهمة بالإغراق". لوس أنجلوس تايمز .
    "اتهام المزيد من الشركات اليابانية: الولايات المتحدة تزعم أن خمس شركات تخلصت من رقائقها الإلكترونية". لوس أنجلوس تايمز . 1986.
    سانجر، ديفيد إي. (3 نوفمبر/تشرين الثاني 1987). "الولايات المتحدة تجد أن إغراق الرقائق الإلكترونية اليابانية قد انتهى". نيويورك تايمز .
  23. ^ "التصميم الإلكتروني". التصميم الإلكتروني . 41 (15–21). شركة هايدن للنشر. 1993. أول ذاكرة DRAM متزامنة تجارية، Samsung 16-Mbit KM48SL2000، تستخدم بنية بنك واحد تسمح لمصممي النظام بالانتقال بسهولة من الأنظمة غير المتزامنة إلى الأنظمة المتزامنة.
  24. ^ "KM48SL2000-7 Datasheet". Samsung . أغسطس 1992. تم الاسترجاع في 19 يونيو 2019 .
  25. ^ "Samsung Electronics Develops First 128Mb SDRAM with DDR/SDR Manufacturing Option". Samsung Electronics . Samsung . 10 فبراير 1999 . تم الاسترجاع في 23 يونيو 2019 .
  26. ^ كوريكو ميياكي (2001). "شركات تصنيع الرقائق اليابانية تقول إنها تشك في إغراق السوق من قبل الشركات الكورية". شبكة سي إن إن.
    "شركات تصنيع الرقائق اليابانية تشك في إغراق الشركات الكورية بمنتجاتها". ITWorld . 2001.
    "تحقيق في أسعار ذاكرة الوصول العشوائي الديناميكية في اليابان يستهدف شركتي هاينكس وسامسونج". EETimes. 2001.
    "ذاكرة DRAM الكورية تجد نفسها محرومة من السوق اليابانية". Phys.org. 2006.
  27. ^ "المحاضرة 12: أساسيات ذاكرة الوصول العشوائي الديناميكية" (PDF) . utah.edu . 2011-02-17. مؤرشف من الأصل (PDF) في 2015-06-16 . تم الاسترجاع في 2015-03-10 .
  28. ^ ديفيد أوغست (2004-11-23). ​​"المحاضرة 20: تكنولوجيا الذاكرة" (PDF) . cs.princeton.edu . ص 3-5. مؤرشف من الأصل (PDF) في 2005-05-19 . تم الاسترجاع 2015-03-10 .
  29. ^ abcdefghi Keeth et al. 2007، ص 24-30
  30. ^ لئلا نتذكر: هجمات التمهيد البارد على مفاتيح التشفير المؤرشفة في 2015-01-05 على موقع واي باك مشين ، هالديرمان وآخرون، USENIX Security 2008.
  31. ^ "Micron 4 Meg x 4 EDO DRAM data sheet" (PDF) . micron.com . مؤرشف من الأصل (PDF) في 27 سبتمبر 2007 . تم الاسترجاع 8 مايو 2018 .
  32. ^ "Corsair CMX1024-3200 (1 GByte, two bank unbuffered DDR SDRAM DIMM)" (PDF) . ديسمبر 2003. مؤرشف من الأصل (PDF) في 11 سبتمبر 2008.
  33. ^ "Corsair TWINX1024-3200XL dual-channel memory kit" (PDF) . مايو 2004. مؤرشف من الأصل (PDF) في 7 ديسمبر 2006.
  34. ^ كيث وآخرون. 2007، ص 22
  35. ^ كيث وآخرون. 2007، ص 24
  36. ^ "مرجع الصوت الاحترافي" . تم الاسترجاع في 2024-08-08 .
  37. ^ Sallese, Jean-Michel (2002-06-20). "Principles of the 1T Dynamic Access Memory Concept on SOI" (PDF) . اجتماع مجموعة نمذجة MOS واستخراج المعاملات . فروتسواف، بولندا. مؤرشف (PDF) من الأصل في 2007-11-29 . تم الاسترجاع في 2007-10-07 .
  38. ^ F. Morishita; et al. (21 September 2005). "ذاكرة وصول عشوائي مزدوجة الترانزستور بدون مكثف (TTRAM) على SOI". وقائع مؤتمر IEEE 2005 للدوائر المتكاملة المخصصة، 2005. المجلد. مؤتمر الدوائر المتكاملة المخصصة 2005. ص. 428-431. doi :10.1109/CICC.2005.1568699. ISBN 978-0-7803-9023-2. S2CID  14952912.
  39. ^ ج. بارك وآخرون، IEDM 2015.
  40. ^ "ECC DRAM – Intelligent Memory". intelligentmemory.com . مؤرشف من الأصل في 2014-12-23 . تم استرجاعه في 2015-01-16 .
  41. ^ Mastipuram, Ritesh; Wee, Edwin C (30 September 2004). "Soft errors' impact on system reliable". EDN . Cypress Semiconductor. مؤرشف من الأصل في 16 أبريل 2007.
  42. ^ بوروكي، "مقارنة معدلات الخطأ الناعمة في ذاكرة الوصول العشوائي الديناميكية المتسارعة المقاسة على مستوى المكونات والنظام"، ندوة الفيزياء الدولية السنوية السادسة والأربعين، فينيكس، 2008، ص 482-487
  43. ^ شرودر، بيانكا وآخرون (2009). "أخطاء ذاكرة الوصول العشوائي الديناميكية في البرية: دراسة ميدانية واسعة النطاق" محفوظ في 10 مارس 2015 على موقع واي باك مشين . وقائع المؤتمر الدولي المشترك الحادي عشر حول قياس ونمذجة أنظمة الكمبيوتر ، ص 193-204.
  44. ^ "قياس خطأ الذاكرة الناعمة في أنظمة الإنتاج". www.ece.rochester.edu . مؤرشف من الأصل في 14 فبراير 2017 . تم الاسترجاع في 8 مايو 2018 .
  45. ^ "العيوب المزعجة في ذاكرة الوصول العشوائي الديناميكية وكيف تشل أجهزة الكمبيوتر - IEEE Spectrum". مؤرشف من الأصل في 2015-11-24 . تم الاسترجاع في 2015-11-24 .
  46. ^ لي، هوانج؛ شين، تشو (2010). ""تقييم واقعي لأخطاء أجهزة الذاكرة وقابلية نظام البرمجيات للتعرض للضرر". مؤتمر Usenix السنوي للتكنولوجيا 2010" (PDF) . مؤرشف من الأصل (PDF) في 15 مايو 2015.
  47. ^ "الدورات والخلايا والأطباق: تحليل تجريبي لفشل الأجهزة في مليون جهاز كمبيوتر شخصي للمستهلكين. وقائع المؤتمر السادس لأنظمة الكمبيوتر (EuroSys '11). ص 343-356" (PDF) . 2011. مؤرشف (PDF) من الأصل في 2012-11-14.
  48. ^ "مركز سياسة تكنولوجيا المعلومات » لئلا نتذكر: هجمات التمهيد البارد على مفاتيح التشفير". مؤرشف من الأصل في 22 يوليو 2011.080222 citp.princeton.edu
  49. ^ شيك، ليف ز.؛ جيرتين، ستيفن م.؛ سويفت، جاري م. (ديسمبر 2000). "تحليل تأثيرات الإشعاع على خلايا ذاكرة الوصول العشوائي الديناميكية الفردية". معاملات معهد مهندسي الكهرباء والإلكترونيات للعلوم النووية . 47 (6): 2534-2538. رمز Bibcode :2000ITNS...47.2534S. doi :10.1109/23.903804. ISSN  0018-9499.
  50. ^ Yoongu Kim; Ross Daly; Jeremie Kim; Chris Fallin; Ji Hye Lee; Donghyuk Lee; Chris Wilkerson; Konrad Lai; Onur Mutlu (24 يونيو 2014). "قلب البتات في الذاكرة دون الوصول إليها: أخطاء اضطراب ذاكرة الوصول العشوائي الديناميكية" (PDF) . ece.cmu.edu . مؤرشف من الأصل (PDF) في 2015-03-26 . تم الاسترجاع في 10 مارس 2015 .
  51. ^ إيان بول. "أساسيات ذاكرة SDRAM والدروس التعليمية". مؤرشف من الأصل في 2018-02-27 . تم الاسترجاع في 26 فبراير 2018 .
  52. ^ "Understanding DRAM Operation (Application Note)" (PDF) . IBM. December 1996. مؤرشف من الأصل (PDF) في 29 أغسطس 2017.
  53. ^ دليل مستخدم وحدة المعالجة المركزية Z80 (PDF) . ص 3.
  54. ^ "ما هو تحديث DRAM ولماذا يتأثر تخطيط ذاكرة الفيديو Apple II الغريب به؟".
  55. ^ طرق مختلفة لتحديث ذاكرة الوصول العشوائي الديناميكية (DRAM) أرشيف 2011-10-03 على موقع Wayback Machine ملاحظة تقنية من شركة Micron رقم TN-04-30
  56. ^ كيث وآخرون. 2007، ص 13
  57. ^ abc Keeth et al. 2007، ص 14
  58. ^ S. Mueller (2004). ترقية وإصلاح أجهزة الكمبيوتر المحمولة. طبعة Har/Cdr. ص 221. ISBN 9780789728005.
  59. ^ لين، ألبرت (20 ديسمبر 1999). "درجات الذاكرة، الموضوع الأكثر إرباكًا". Simmtester.com . CST, Inc. مؤرشف من الأصل في 7 نوفمبر 2017 . تم الاسترجاع 1 نوفمبر 2017 .
  60. ^ هوانغ، أندرو (14 سبتمبر 1996). "الأسئلة الشائعة حول ذاكرة الوصول العشوائي لـ Bunnie". مؤرشف من الأصل في 12 يونيو 2017.
  61. ^ Cuppu, Vinodh; Jacob, Bruce; Davis, Brian; Mudge, Trevor (November 2001). "High-Performance DRAMs in Workstation Environments" (PDF) . IEEE Transactions on Computers . 50 (11): 1133–1153. doi :10.1109/12.966491. hdl : 1903/7456 . مؤرشف من الأصل (PDF) في 8 أغسطس 2017. تم الاسترجاع في 2 نوفمبر 2017 .
  62. ^ Kent, Dean (24 October 1998). "Burst EDO (BEDO) - Ram Guide | Tom's Hardware". Tomshardware.com . تم الاسترجاع في 2022-03-09 .
  63. ^ "Window RAM (WRAM)". مؤرشف من الأصل في 2010-01-02.
  64. ^ مانيون، باتريك (12 يوليو 2008). "تحت الغطاء — تحديث: تم الكشف عن هاتف آبل آيفون 3G". EETimes . مؤرشف من الأصل في 22 يناير 2013.
  65. ^ "psRAM(HyperRAM)". شركة Cypress Semiconductor.
  66. ^ "Hyperbus". أشباه الموصلات Cypress.
  • كيث، برينت؛ بيكر، ر. جاكوب؛ جونسون، برايان؛ لين، فينج (2007). تصميم دوائر ذاكرة الوصول العشوائي الديناميكية: الموضوعات الأساسية والعالية السرعة. وايلي. رقم ISBN 978-0470184752.

قراءة إضافية

  • جاكوب، بروس؛ وانج، ديفيد؛ نج، سبنسر (2010) [2008]. أنظمة الذاكرة: ذاكرة التخزين المؤقت، ذاكرة الوصول العشوائي الديناميكية، القرص. مورجان كوفمان. رقم ISBN 978-0-08-055384-9.
  • كولر، ديفيد (2005). "سعة الذاكرة (ذاكرة الوصول العشوائي الديناميكية أحادية الشريحة)". هندسة الكمبيوتر للدراسات العليا EECS 252: المحاضرة 1. الهندسة الكهربائية وعلوم الكمبيوتر، جامعة كاليفورنيا، بيركلي. ص 15.رسم بياني لوغاريتمي 1980–2003 يوضح الحجم وزمن الدورة.
  • فوائد Chipkill-Correct ECC للذاكرة الرئيسية لخادم الكمبيوتر الشخصي — مناقشة عام 1997 حول موثوقية SDRAM — بعض المعلومات المثيرة للاهتمام حول "الأخطاء الناعمة" من الأشعة الكونية ، وخاصة فيما يتعلق بمخططات التعليمات البرمجية لتصحيح الأخطاء
  • ورقة بحثية بيضاء حول أخطاء أشباه الموصلات الناعمة من Tezzaron Semiconductor 1994، مراجعة الأدبيات حول قياسات معدل خطأ الذاكرة.
  • جونستون، أ. (أكتوبر 2000). "القضايا المتعلقة بالقياس والتكنولوجيا فيما يتعلق بمعدلات الخطأ الناعمة" (PDF) . المؤتمر البحثي السنوي الرابع حول الموثوقية، جامعة ستانفورد . مؤرشف من الأصل (PDF) في 2004-11-03.
  • Mandelman, JA; Dennard, RH; Bronner, GB; Debrosse, JK; Divakaruni, R.; Li, Y.; Radens, CJ (2002). "التحديات والاتجاهات المستقبلية لتوسيع نطاق ذاكرة الوصول العشوائي الديناميكية (DRAM)". مجلة IBM للبحث والتطوير . 46 (2.3): 187–212. doi :10.1147/rd.462.0187. مؤرشف من الأصل في 22 مارس 2005.
  • Ars Technica: دليل RAM
  • وانج، ديفيد تاوي (2005). أنظمة ذاكرة DRAM الحديثة: تحليل الأداء وخوارزمية جدولة DRAM عالية الأداء ومقيدة بالطاقة (PDF) (دكتوراه). جامعة ماريلاند، كوليدج بارك. hdl :1903/2432 . تم الاسترجاع في 10 مارس 2007 .وصف تفصيلي لتكنولوجيا DRAM الحالية.
  • ذاكرة DRAM متعددة المنافذ — MP-RAM
  • دريبر، أولريش (2007). "ما ينبغي أن يعرفه كل مبرمج عن الذاكرة".
Retrieved from "https://en.wikipedia.org/w/index.php?title=Dynamic_random-access_memory&oldid=1254652154"
Original text
Rate this translation
Your feedback will be used to help improve Google Translate